JPH03176741A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH03176741A JPH03176741A JP31684989A JP31684989A JPH03176741A JP H03176741 A JPH03176741 A JP H03176741A JP 31684989 A JP31684989 A JP 31684989A JP 31684989 A JP31684989 A JP 31684989A JP H03176741 A JPH03176741 A JP H03176741A
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- Japan
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- instruction
- instructions
- processing
- latch
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- Pending
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- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は演算処理装置に関し、とくにリセットシーケン
ス９割込みシーケンス等、通常命令以外の例外処理を行
なう演算処理装置に関する。
ス９割込みシーケンス等、通常命令以外の例外処理を行
なう演算処理装置に関する。
従来の技術
マイクロコンピュータに代表される演算処理装置は、通
常の命令実行以外に、リセットシーケンスや、割込みシ
ーケンス、テストモードにおけるレジスタテストのシー
ケンスなど、ＲＯＭに代表される命令記憶装置からのデ
ータをもとに実行が行なわれる流れとは別の例外処理が
必要である。
常の命令実行以外に、リセットシーケンスや、割込みシ
ーケンス、テストモードにおけるレジスタテストのシー
ケンスなど、ＲＯＭに代表される命令記憶装置からのデ
ータをもとに実行が行なわれる流れとは別の例外処理が
必要である。
リセットシーケンスとは、リセット解除後、ＲＯＭアド
レスの初期アドレスに書かれたデータを、プログラムカ
ウンタに最初の命令のアドレスとしてセットする流れの
ことである。
レスの初期アドレスに書かれたデータを、プログラムカ
ウンタに最初の命令のアドレスとしてセットする流れの
ことである。
割込みシーケンスとは、割込み処理を行なうために、プ
ログラムカウンタのアドレスとレジスタの情報をスタッ
クエリアに退避させ、プログラムカウンタに割込み処理
開始アドレスをセットする一連の処理の流れのことであ
る。
ログラムカウンタのアドレスとレジスタの情報をスタッ
クエリアに退避させ、プログラムカウンタに割込み処理
開始アドレスをセットする一連の処理の流れのことであ
る。
テストモードにおけるレジスタのテストのシーケンスと
は、プログラムカウンタ、レジスタ等が、正常に動作し
ているかどうかを、通常の流れとは別のパスを使用して
確認しなければならない時、ＲＯＭ以外の要求でプログ
ラムカウンタの値およびレジスタの値をバスに出力する
流れである。
は、プログラムカウンタ、レジスタ等が、正常に動作し
ているかどうかを、通常の流れとは別のパスを使用して
確認しなければならない時、ＲＯＭ以外の要求でプログ
ラムカウンタの値およびレジスタの値をバスに出力する
流れである。
次に、図面を参照しながら上記の動作を説明する。
第２図は上記のような例外処理を行なうようにした従来
の演算処理装置の構成を示すブロック図である。１はＲ
ＯＭ、２はインストラクションラッチ、３は例外処理制
御回路、４はプログラムカウンタ、５はＰＬＡ、６はレ
ジスタ、７．８は切替回路である。このような構成の従
来装置において通常の命令を処理する場合は、ＲＯＭＩ
に格納された命令が一時インストラクションラッチ２に
保持され、ＰＬＡ５によってインストラクションラッチ
に保持された命令が解読され、この解読された命令によ
ってプログラムカウンタ４とレジスタ６とが制御され、
処理が行なわれる。一方、リセットシーケンス、割込み
シーケンス、テストモードシーケンス等、通常処理以外
の例外処理命令が出されるとこれらの例外処理命令が例
外処理制御回路３に入り、これに応じて例外処理制御回
路は切替回路７．８に対して信号を送る。切替回路７．
８は通常命令時にはＰＬＡ５からの解読された命令を受
けてプログラムカウンタ４とレジスタ６に送っていたが
、例外処理制御回路３から信号を受けると、命令を受け
る対象が例外処理制御回路３に切り替わり、例外処理命
令がプログラムカウンタ４とレジスタ６とに伝えられ、
例外処理が行なわれる。
の演算処理装置の構成を示すブロック図である。１はＲ
ＯＭ、２はインストラクションラッチ、３は例外処理制
御回路、４はプログラムカウンタ、５はＰＬＡ、６はレ
ジスタ、７．８は切替回路である。このような構成の従
来装置において通常の命令を処理する場合は、ＲＯＭＩ
に格納された命令が一時インストラクションラッチ２に
保持され、ＰＬＡ５によってインストラクションラッチ
に保持された命令が解読され、この解読された命令によ
ってプログラムカウンタ４とレジスタ６とが制御され、
処理が行なわれる。一方、リセットシーケンス、割込み
シーケンス、テストモードシーケンス等、通常処理以外
の例外処理命令が出されるとこれらの例外処理命令が例
外処理制御回路３に入り、これに応じて例外処理制御回
路は切替回路７．８に対して信号を送る。切替回路７．
８は通常命令時にはＰＬＡ５からの解読された命令を受
けてプログラムカウンタ４とレジスタ６に送っていたが
、例外処理制御回路３から信号を受けると、命令を受け
る対象が例外処理制御回路３に切り替わり、例外処理命
令がプログラムカウンタ４とレジスタ６とに伝えられ、
例外処理が行なわれる。
発明が解決しようとする課題
以上の構成でなる従来の演算処理装置にあっては、扱う
べき例外処理が多くなると例外処理制御回路や切替回路
が複雑になり、動作速度の低下や回路（チップ）面積の
増大につながるという課題があった。本発明は上記課題
を解決するもので、例外処理を行なうための制御系が簡
素化された演算処理装置を提供することを目的とする。
べき例外処理が多くなると例外処理制御回路や切替回路
が複雑になり、動作速度の低下や回路（チップ）面積の
増大につながるという課題があった。本発明は上記課題
を解決するもので、例外処理を行なうための制御系が簡
素化された演算処理装置を提供することを目的とする。
課題を解決するための手段
上記目的を達成するために本発明の演算処理装置は、通
常の命令を格納する第１の記憶手段と、この第１の記憶
手段からの命令を一時保管する第２の記憶手段と、この
第２の記憶手段からの命令を解読する解読手段と、同手
段から解読された命令によって制御される制御回路と、
前記通常の命令以外の例外処理命令を受けたときに前記
第２の記憶手段の記憶内容を、目的の例外処理内容に応
じて既存命令を組合わせた命令にそれぞれ書き換える手
段を備えている。
常の命令を格納する第１の記憶手段と、この第１の記憶
手段からの命令を一時保管する第２の記憶手段と、この
第２の記憶手段からの命令を解読する解読手段と、同手
段から解読された命令によって制御される制御回路と、
前記通常の命令以外の例外処理命令を受けたときに前記
第２の記憶手段の記憶内容を、目的の例外処理内容に応
じて既存命令を組合わせた命令にそれぞれ書き換える手
段を備えている。
作用
本発明は以上の構成により、例外処理命令を受けたとき
、例外処理を行なうための命令を既存の命令の組合わせ
で作成し、その命令が第２の記憶手段に書き込まれ、以
後の処理は通常処理命令の場合と同じ動作で処理される
ために切替回路が不要となり、装置の簡素化が可能とな
る。
、例外処理を行なうための命令を既存の命令の組合わせ
で作成し、その命令が第２の記憶手段に書き込まれ、以
後の処理は通常処理命令の場合と同じ動作で処理される
ために切替回路が不要となり、装置の簡素化が可能とな
る。
実施例
本発明の一実施例について図を参照しながら説明する。
第１図は本発明を実施した演算処理装置の構成を示すブ
ロック図である。１はＲＯＭ、９はインストラクション
ラッチ、１０は例外処理制御回路、４はプログラムカウ
ンタ、５はＰＬＡ、６はレジスタである。
ロック図である。１はＲＯＭ、９はインストラクション
ラッチ、１０は例外処理制御回路、４はプログラムカウ
ンタ、５はＰＬＡ、６はレジスタである。
次に通常命令処理時の動作について説明する。
ＲＯＭＩに格納された通常命令はインストラクションラ
ッチ９に一時保持された後、命令解読手段であるＰＬＡ
５に送られる。ＰＬＡ５で解読された命令はプログラム
カウンタ４とレジスタ６とに伝えられ、これらの回路を
制御し、必要な処理が行なわれる。
ッチ９に一時保持された後、命令解読手段であるＰＬＡ
５に送られる。ＰＬＡ５で解読された命令はプログラム
カウンタ４とレジスタ６とに伝えられ、これらの回路を
制御し、必要な処理が行なわれる。
一方、通常命令以外の例外処理命令は例外処理制御回路
１０に入る。第２図に示した例ではリセットシーケンス
（ＲＥＳＥＴ）、割込みシーケンス（ＩＮＴ）、 テ
ストモードシーケンス（ＴＥＳＴ）の３つの例外処理命
令の入力端子を設けである。
１０に入る。第２図に示した例ではリセットシーケンス
（ＲＥＳＥＴ）、割込みシーケンス（ＩＮＴ）、 テ
ストモードシーケンス（ＴＥＳＴ）の３つの例外処理命
令の入力端子を設けである。
これらの例外処理命令が入ると例外処理制御回路ｌＯは
これらの命令を、既存の命令を組合わせたものに変換し
、その結果をインストラクションラッチ９に書き込む。
これらの命令を、既存の命令を組合わせたものに変換し
、その結果をインストラクションラッチ９に書き込む。
インストラクションラッチ９はセット・リセット端子を
例外処理の数に応じて備えており、本実施例ではＲ３Ｉ
〜Ｒ８３の３つが設けられている。インストラクシゴン
ラッチ９の記憶内容は、まず、リセットにより、すべて
“０”が書き込まれ、次いで、例外処理制御回路によっ
て変換された命令がセットされる。例外処理命令といえ
ども、すでにこの段階で既存の命令を組合わせた命令に
変換されているので、以後の処理動作は通常命令の処理
動作と同様に行なわれる。すなわち、インストラクショ
ンランチ９に度書き込まれた例外処理命令はＰＬＡ５で
解読され、その解読結果によってプログラムカウンタ４
とレジスタ６とが制御され、目的の例外処理が行なわれ
る。構成上、ＰＬＡ５とプログラムカウンタ４あるいは
レジスタ６の間の切替回路が不要となり、装置が簡素化
されている。
例外処理の数に応じて備えており、本実施例ではＲ３Ｉ
〜Ｒ８３の３つが設けられている。インストラクシゴン
ラッチ９の記憶内容は、まず、リセットにより、すべて
“０”が書き込まれ、次いで、例外処理制御回路によっ
て変換された命令がセットされる。例外処理命令といえ
ども、すでにこの段階で既存の命令を組合わせた命令に
変換されているので、以後の処理動作は通常命令の処理
動作と同様に行なわれる。すなわち、インストラクショ
ンランチ９に度書き込まれた例外処理命令はＰＬＡ５で
解読され、その解読結果によってプログラムカウンタ４
とレジスタ６とが制御され、目的の例外処理が行なわれ
る。構成上、ＰＬＡ５とプログラムカウンタ４あるいは
レジスタ６の間の切替回路が不要となり、装置が簡素化
されている。
次に代表的な例外処理命令が、どのような既存命令の組
合わせによって実行可能であるかを説明する。
合わせによって実行可能であるかを説明する。
例外処理のシーケンスは、実存する命令を涼用、または
複合して実現できる命令のものと、各ブロックにまたが
り操作しなければならない複雑な処理のものの２通りあ
ると考えられる。
複合して実現できる命令のものと、各ブロックにまたが
り操作しなければならない複雑な処理のものの２通りあ
ると考えられる。
前者は、リセットシーケンス１割込みシーケンスに代表
される例外処理であり、後者は、テストシーケンスに代
表される例外処理である。
される例外処理であり、後者は、テストシーケンスに代
表される例外処理である。
−殻内な演算処理装置には、命令コードとＲＯＭの絶対
アドレスを与えることによって、次に実行するＲＯＭの
アドレスに絶対分岐する命令が存在する。また、プログ
ラムカウンタの値をスタックに退避し、次に実行するＲ
ＯＭのアドレスに絶対分岐する命令、レジスタ情報をス
タックに退避する命令が存在する。
アドレスを与えることによって、次に実行するＲＯＭの
アドレスに絶対分岐する命令が存在する。また、プログ
ラムカウンタの値をスタックに退避し、次に実行するＲ
ＯＭのアドレスに絶対分岐する命令、レジスタ情報をス
タックに退避する命令が存在する。
同しく、演算処理のＰＬＡに代表される中央制御装置に
は、レジスタの内容をバスに出力する制御信号が必ず存
在する。これらの機能を使用して、例外処理を実行する
。
は、レジスタの内容をバスに出力する制御信号が必ず存
在する。これらの機能を使用して、例外処理を実行する
。
リセットシーケンスとは、リセット解除後、各レジスタ
の初期化の他に、ＲＯＭのアドレスの初期番地のデータ
によって実際の処理実行アドレスを、プログラムカウン
タにセットするという処理である。この機能を持たせる
ことによってプログラムの開始アドレスを意識しないで
よくなる。この処理は、絶対分岐命令のシーケンスと同
じであり、命令コードを、直接インストラクションラン
チに与えることにより、演算処理としては、あたかも接
待分岐を実行しているように振舞わせればよい。
の初期化の他に、ＲＯＭのアドレスの初期番地のデータ
によって実際の処理実行アドレスを、プログラムカウン
タにセットするという処理である。この機能を持たせる
ことによってプログラムの開始アドレスを意識しないで
よくなる。この処理は、絶対分岐命令のシーケンスと同
じであり、命令コードを、直接インストラクションラン
チに与えることにより、演算処理としては、あたかも接
待分岐を実行しているように振舞わせればよい。
割込みシーケンスとは、割込み要求があった時、フラグ
の内容とプログラムカウンタの内容を、スタンクに退避
し割込みベクトルにあるＲＯＭのアドレスをプログラム
カウンタにセットするという処理である。この処理は、
プログラムカウンタとレジスタ情報の退避命令の複合で
あるため、制御系にはこの制御信号は必ず存在し、命令
として割込み命令のコードを追加してやることにより、
このコードをインストラクションラツチに書き込むこと
により実行させる。
の内容とプログラムカウンタの内容を、スタンクに退避
し割込みベクトルにあるＲＯＭのアドレスをプログラム
カウンタにセットするという処理である。この処理は、
プログラムカウンタとレジスタ情報の退避命令の複合で
あるため、制御系にはこの制御信号は必ず存在し、命令
として割込み命令のコードを追加してやることにより、
このコードをインストラクションラツチに書き込むこと
により実行させる。
テストモードにおけるレジスタのテストのシーケンスと
は、プログラムカウンタ、レジスタ等が、正常に動作し
ているかどうかを、通常の流れとは別のバスを使用して
確認しなければならない時、ＲＯＭ以外の要求でプログ
ラムカウンタの値、及びレジスタの値をバスに出力する
流れである。この処理は、演算処理系自身が正常に動作
するかどうかを評価するものであるため、ＰＬＡに代表
される中央制御装置に対して、テストモードであるとい
う信号が必要になる。このとき、テストモード時にプロ
グラムカウンタ、レジスタ情報をバスへ出力するという
命令を１つの命令コードとして割り当て、インストラク
ションラッチにこのコードを入力し、実行させる。
は、プログラムカウンタ、レジスタ等が、正常に動作し
ているかどうかを、通常の流れとは別のバスを使用して
確認しなければならない時、ＲＯＭ以外の要求でプログ
ラムカウンタの値、及びレジスタの値をバスに出力する
流れである。この処理は、演算処理系自身が正常に動作
するかどうかを評価するものであるため、ＰＬＡに代表
される中央制御装置に対して、テストモードであるとい
う信号が必要になる。このとき、テストモード時にプロ
グラムカウンタ、レジスタ情報をバスへ出力するという
命令を１つの命令コードとして割り当て、インストラク
ションラッチにこのコードを入力し、実行させる。
発明の効果
以上のように本発明の演算処理装置によれば、例外処理
命令を既存の命令の組合わせに変換し、−時記憶手段に
書き込み、以後の処理を通常処理命令と同様に処理する
ので、処理制御系が簡素化され、回路（チップ）の小型
化とともに高速動作が実現される。
命令を既存の命令の組合わせに変換し、−時記憶手段に
書き込み、以後の処理を通常処理命令と同様に処理する
ので、処理制御系が簡素化され、回路（チップ）の小型
化とともに高速動作が実現される。
第１図は本発明の実施例装置のブロック図、第２図は従
来例装置のブロフク図である。 ｌ・・・・・・ＲＯＭ、２．９・・・・・・インストラ
クシ３ンラッチ、３，１０・・・・・・例外処理制御回
路、４・・・・・・プログラムカウンタ、５・・・・・
・ＰＬＡ、６・・・・・・レジスタブロック、７．８・
・・・・・ＰＬＡと例外処理デコーダ・コントローラか
らの信号の切替回路。
来例装置のブロフク図である。 ｌ・・・・・・ＲＯＭ、２．９・・・・・・インストラ
クシ３ンラッチ、３，１０・・・・・・例外処理制御回
路、４・・・・・・プログラムカウンタ、５・・・・・
・ＰＬＡ、６・・・・・・レジスタブロック、７．８・
・・・・・ＰＬＡと例外処理デコーダ・コントローラか
らの信号の切替回路。
Claims (1)
- 通常の命令を格納する第１の記憶手段と、この第１の記
憶手段からの命令を一時保持する第２の記憶手段と、こ
の第２の記憶手段からの命令を解読する解読手段と、同
解読手段からの命令によって制御される制御回路と、前
記通常の命令以外の例外処理命令を受けたときに前記第
２の記憶手段の記憶内容を目的の例外処理内容に応じて
既存命令を組合わせた命令に書き換える手段を備えた演
算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31684989A JPH03176741A (ja) | 1989-12-06 | 1989-12-06 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31684989A JPH03176741A (ja) | 1989-12-06 | 1989-12-06 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03176741A true JPH03176741A (ja) | 1991-07-31 |
Family
ID=18081605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31684989A Pending JPH03176741A (ja) | 1989-12-06 | 1989-12-06 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03176741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5938762A (en) * | 1995-10-06 | 1999-08-17 | Denso Corporation | Method and apparatus for performing exception processing routine in pipeline processing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321544A (en) * | 1976-08-12 | 1978-02-28 | Hitachi Ltd | Microprogram controller |
-
1989
- 1989-12-06 JP JP31684989A patent/JPH03176741A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321544A (en) * | 1976-08-12 | 1978-02-28 | Hitachi Ltd | Microprogram controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5938762A (en) * | 1995-10-06 | 1999-08-17 | Denso Corporation | Method and apparatus for performing exception processing routine in pipeline processing |
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