JP2001134449A

JP2001134449A - データ処理装置とその制御方法

Info

Publication number: JP2001134449A
Application number: JP31542399A
Authority: JP
Inventors: Hideo Miyake; 英雄三宅; Atsuhiro Suga; 敦浩須賀; Yasuki Nakamura; 泰基中村; Yoshimasa Takebe; 好正竹部
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-11-05
Filing date: 1999-11-05
Publication date: 2001-05-18
Also published as: EP1104899A2; EP1104899A3; KR20010067336A

Abstract

(57)【要約】【課題】高速な割込み処理を実現するデータ処理装置
とその制御方法を提供する。【解決手段】メモリＭＲから読み出された命令を実行
する実行部３３と、実行部に接続された汎用レジスタ１
３とを含むデータ処理装置であって、実行部に接続され
たシャドウレジスタ２９と、命令に応じてデータの割り
込み処理を行うときには汎用レジスタ１３に割り当てら
れたアドレスの一部又は全部をシャドウレジスタ２９に
割り当てるセレクタ２６，２８を備えたことを特徴とす
るデータ処理装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置とそ
の制御方法に関し、さらに詳しくは、データの割り込み
処理が実行可能なデータ処理装置とその制御方法に関す
るものである。

【０００２】

【従来の技術】一般に、計算機システムでは、プログラ
ムに記述されていない、あるいは記述できない不測の事
態に対処する必要がある。また、ハードウェアやプログ
ラムの本来の機能に依らない動作（異常やエラー、例外
など）を検出し、それに対処する必要がある。さらには
ハードウェア機構と基本ソフトウェア、特にオペレーテ
ィングシステム（ＯＳ）、との通信手段を提供する必要
があり、プロセッサやメモリなどの共用ハードウェア資
源の利用要求の競合を解決（スケジューリング）して、
それらの効率的な利用を図る必要もある。また、例えば
プロセッサと入出力装置、あるいはネットワーク接続さ
れたプロセッサ相互等におけるように、互いに非同期に
動作している資源を通信などのためにあるタイミングで
同期させる必要がある。

【０００３】以上のような要請により、計算機システム
ではプログラムとして明示される本来の命令実行順序
を、強制的にかつ動的に変える手段として割り込み処理
を実行している。図１は、従来のプロセッサの構成を示
す図である。図１に示されるように、このプロセッサは
命令読出部１と、実行部３と、レジスタ制御部５と、割
込制御部６と、メモリＭＲとを備える。そして、命令読
出部１はプログラムカウンタ９を含み、レジスタ制御部
５は汎用レジスタ１３と、レジスタＥＰＣＲ，ＥＰＳ
Ｒ，ＰＳＲとを含む。ここで、命令読出部１はメモリＭ
Ｒ及び割込制御部６に接続され、実行部３は命令読出部
１とメモリＭＲ及びレジスタ制御部５に接続され、レジ
スタ制御部５は割込制御部６に接続される。

【０００４】図２は、図１に示されたプロセッサの構成
をより詳しく示す図である。図２に示されるように、命
令読出部１には命令制御部１５と、命令レジスタ１７
と、プログラムカウンタ９とが含まれ、実行部３にはデ
コード部１９と、実行制御部２１と、割込復帰制御部２
３とが含まれる。また、レジスタ制御部５にはレジスタ
ＥＰＣＲ，ＥＰＳＲ，ＰＳＲと汎用レジスタ１３とが含
まれ、割込制御部６には割込制御回路２４が含まれる。

【０００５】ここで、命令制御部１５はメモリＭＲに接
続され、プログラムカウンタ９及び命令レジスタ１７は
命令制御部１５に接続され、デコード部１９は命令レジ
スタ１７に接続される。また、実行制御部２１はメモリ
ＭＲに接続され、実行制御部２１及び割込復帰制御部２
３はデコード部１９及び汎用レジスタ１３に接続され、
汎用レジスタ１３はさらにデコード部１９に接続され
る。また、レジスタＥＰＣＲ，ＥＰＳＲ，ＰＳＲは割込
復帰制御部２３と割込制御回路２４との間に接続され
る。また割込制御回路２４は、プログラムカウンタ９及
び命令制御部１５と実行制御部２１及び割込復帰制御部
２３に接続される。

【０００６】以下において、上記のような構成を有する
従来のプロセッサの動作を説明する。命令制御部１５は
プログラムカウンタ９から供給された読み出すべき命令
語のアドレスに基づいて、該命令語をメモリＭＲから読
み出してデコード部１９に供給する。このとき、命令読
出しの際に割込みを検出した場合には、割込制御回路２
４へ割込み信号を供給して通知する。また、プログラム
カウンタ９は、割込み処理における分岐先アドレス等が
供給された場合にはそのアドレスを保持し、それ以外の
場合には次の命令を示すべくインクリメントされる。従
って割込み処理においては、命令制御部１５はプログラ
ムカウンタ９から供給された分岐先アドレスに基づい
て、該分岐先アドレスに対応する命令語をメモリＭＲか
ら読み出す。

【０００７】そして、実行部３はデコード部１９に供給
された命令を実行する。例えば、演算命令が供給された
場合には、実行制御部２１は汎用レジスタ１３から読み
出した値に基づき演算を行い、その結果を汎用レジスタ
１３へ書込む。また、分岐命令が供給された場合におい
て分岐が成立するときには、実行制御部２１は分岐先ア
ドレスをプログラムカウンタ９に供給する。また、ロー
ド命令が供給された場合には、実行制御部２１は汎用レ
ジスタ１３から読み出した値から実効（メモリ）アドレ
スを求め、求められた実効アドレスに対応するメモリＭ
Ｒ領域から読み出したデータを汎用レジスタ１３へ書込
む。また、ストア命令が供給された場合には、実行制御
部２１は汎用レジスタ１３から読み出した値から実効
（メモリ）アドレスを求め、求められた実効アドレスに
対応するメモリＭＲ領域へ汎用レジスタ１３から読み出
したデータを書込む。また、割込み復帰命令が供給され
た場合には、割込復帰制御部２３はレジスタＥＰＳＲの
値をレジスタＰＳＲへ書き込み割込み前の状態に戻ると
共に、レジスタＥＰＣＲに格納されたデータを読出して
分岐先アドレスとしてプログラムカウンタ９へ供給す
る。なお、命令実行の際に割込みを検出した場合には、
実行制御部２１及び割込復帰制御部２３は割込み信号を
割込制御回路２４に供給する。

【０００８】ここで、上記レジスタＥＰＣＲは割込みか
らの復帰先を示すアドレスを保持するレジスタであり、
割込み発生時に設定される。また、レジスタＰＳＲはプ
ロセッサの状態値等を保持するレジスタである。また、
レジスタＥＰＳＲは割込み発生前のプロセッサの状態値
を保持するレジスタであり、割込み発生時に設定され
る。

【０００９】割込制御回路２４は、命令読出部１または
実行部３から供給された割り込み信号に応じて、割り込
みからの復帰先を示すアドレスをレジスタＥＰＣＲへ供
給し、割込み発生前のプロセッサの状態値をレジスタＥ
ＰＳＲへ供給する。そして、割り込みが発生した際のプ
ロセッサの状態値をレジスタＰＳＲへ書込む。また割込
制御回路２４は、発生した割り込みに対応する分岐先ア
ドレスを命令読出部１へ供給する。

【００１０】なお上記のようなプロセッサは、あるＯＳ
上におけるソフトウェアの起動により通常のデータ処理
が行われるユーザ状態と、該ＯＳ自体を操作可能なスー
パーバイザ状態とを有し、上記割込みの発生によりユー
ザ状態からスーパーバイザ状態へ遷移し、その逆に該割
込みからの復帰によってユーザ状態へ戻るものである。

【００１１】上記のように、割込みが発生するとプログ
ラムとして明示される本来の命令実行順序とは別の処理
（割込み処理）へ制御フローが分岐して、割込み処理プ
ログラム（割込みハンドラとも呼ばれる）が実行され
る。そして、割込み処理プログラムの末尾に記されてい
る割込み復帰手順に従い、本来実行していた元のプログ
ラムの実行順序に復帰する。

【００１２】このような一連の動作における割込み処理
プログラムの実行においては、プロセッサ内部のレジス
タ等の資源が利用されるため、該資源が保持している値
が破壊されることになる。よって、本来実行していたプ
ログラムの実行順序に正しく復帰するには、破壊される
おそれがある資源を退避し、かつ復元することで該破壊
を防ぐ必要がある。このような資源をコンテキスト（co
ntext ）と呼び、コンテキストを退避、復元することを
コンテキスト・スイッチ（context switch）という。

【００１３】そして、このような割込み処理プログラム
の実行時間が短くなることは、割込み処理を高速化する
ことになり、計算機システムの処理能力の向上につなが
ることになる。図３は、従来の割り込み処理プログラム
の構成を示す図である。図３に示されるように、この割
込み処理プログラムはプログラムとして明示される本来
の命令実行順序のコンテキストをメモリへ退避させるた
めの退避部CTXTSAVEと、発生した割込みに対応した処理
を行う処理部HANDLER と、プログラムとして明示される
本来の命令実行順序のコンテキストをメモリから復元す
る復元部CTXTRESTORE と、割込み復帰命令により割込み
から復帰するための復帰部RETTから構成され、退避部CT
XTSAVE、処理部HANDLER 、復元部CTXTRESTORE 、復帰部
RETTの順に実行される。

【００１４】ここで、退避部CTXTSAVEと復元部CTXTREST
ORE の実行においては、コンテキストをメモリへ退避す
ることになるため、メモリへのロードストア操作を伴っ
たものとなる。また、処理部HANDLER にてシステムコー
ル（system call ）、ＳＶＣ（supervisor call ）とい
った、ハードウェア機構と基本ソフトウェア（特にＯ
Ｓ）の通信手段を実現する場合にも、コンテキストをメ
モリへ退避するため、メモリへのロードストア操作を伴
ったものとなる。

【００１５】しかしながら、一般にメモリへのロードス
トア操作にかかる時間は比較的長いため、メモリへのロ
ードストア操作の回数が多くなるこのようなデータ処
理、すなわち割り込み処理プログラムの実行において
は、所要時間が増大するという問題がある。

【００１６】

【発明が解決しようとする課題】本発明は、上述の問題
点を解消するためになされたものであり、高速な割込み
処理を実現するデータ処理装置とその制御方法を提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】上記の目的は、メモリか
ら読み出された命令を実行する実行部と、実行部に接続
された汎用レジスタとを含むデータ処理装置であって、
実行部に接続された記憶部と、命令に応じてデータの割
り込み処理を行うときには、汎用レジスタに割り当てら
れたアドレスの一部又は全部を記憶部に割り当てるアド
レス切換部とを備えたことを特徴とするデータ処理装置
を提供することにより達成される。このような手段によ
れば、割込み処理を実行する前のメモリへのロードスト
ア操作の回数が低減される。ここで、上記データ処理装
置は、命令に応じた割り込み処理が行われているか否か
により、異なる値が設定される状態値設定部をさらに備
え、アドレス切換部は、状態値設定部に設定された値に
応じて、汎用レジスタに割り当てられたアドレスの一部
又は全部を記憶部に割り当てることを特徴とするものと
することができる。このような手段によればさらに、多
重に割り込み処理を行うデータ処理が実現できる。

【００１８】また、上記データ処理装置は、割り込み処
理を行うときに汎用レジスタに格納されているデータ
を、記憶部に記憶された退避先指定アドレスに応じてメ
モリに退避させるデータ退避部をさらに備えたものとす
ることができる。また、本発明の目的は、メモリから読
み出された命令を実行する実行部と、実行部に接続され
た汎用レジスタ及び記憶部を備えたデータ処理装置の制
御方法であって、命令に応じてデータの割り込み処理を
行うときには、汎用レジスタに割り当てられたアドレス
の一部又は全部を記憶部に割り当てることを特徴とする
データ処理装置の制御方法を提供することにより達成さ
れる。ここで、割り込み処理を行うときに汎用レジスタ
に格納されているデータを、記憶部に記憶された退避先
指定アドレスに応じてメモリへ退避させることができ
る。

【００１９】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。本発明の実施の形態にお
いては、コンテキストの対象となる汎用レジスタに対し
て、シャドウレジスタと呼ばれるレジスタが併設され
る。そして、汎用レジスタに対する操作においては、プ
ロセッサの動作に応じた操作対象、すなわち汎用レジス
タあるいはシャドウレジスタが選択される。また、上記
シャドウレジスタへのデータの読み書きを実行している
際に、シャドウレジスタに対応している汎用レジスタを
読み書きする回路も備えられる。

【００２０】ここで、本発明の実施の形態に係るプロセ
ッサによる割込み処理の基本的方法について、従来との
対比において説明する。図４は、従来のプロセッサによ
る割り込み処理を説明するための図である。図４（ａ）
に示されるように、例えばプログラムＰ_Aに明示された
本来の命令実行順序の途中で割込みが発生し、プログラ
ムＰ_Bにより割込み処理がなされる場合を考える。ここ
で、割込みが発生した時には汎用レジスタ１３の全ての
領域がプログラムＰ_Aの実行のために使われているた
め、汎用レジスタ１３に保持されているデータの退避先
を指定するアドレスさえ、汎用レジスタ１３に書込むこ
とができない。このような場合に退避先を指定するアド
レスが汎用レジスタ１３に書込まれると、その時点で元
のデータが破壊されることになるからである。

【００２１】従って図４（ｂ）に示されるように、汎用
レジスタ１３上に作業用の領域を確保するため、例えば
汎用レジスタ１３の領域Ａ２に保持されたデータを、ま
ず最初にメモリＭＲにロードしストアする。そして次
に、図４（ｃ）に示されるように、汎用レジスタ１３に
設けられた作業可能領域に退避先を指定する退避先アド
レスが格納され、その退避先アドレスに基づいて汎用レ
ジスタ１３の領域Ａ１，Ａ３に保持されたデータがメモ
リＭＲにロードストアされ、かつ、暫定的にメモリＭＲ
に置かれた領域Ａ２のデータが適正な位置に移動され
る。

【００２２】このような方法により、従来のプロセッサ
における割り込み処理においては、割込みが発生した時
に汎用レジスタ１３の領域Ａ１〜Ａ３に格納されている
データが、そのままの状態（順序）でメモリＭＲに退避
された上で、汎用レジスタ１３がプログラムＰ_Bによる
割込み処理に使用される。以上のような従来の割込み処
理の方法に対して、本実施の形態に係る割込み処理の方
法を図５を参照しつつ説明する。図５（ａ）に示される
ように、本実施の形態においては汎用レジスタ１３の他
に、作業用の領域を確保するため上記のようにシャドウ
レジスタ２９を設ける。そして例えば、汎用レジスタ１
３のアドレス領域ＡＧＲには、領域Ａ１，Ａ３に保持さ
れているデータに対応するアドレスａ１，ａ３が含まれ
ると共に、領域Ａ２に対応するアドレス領域が作業用ア
ドレス領域に充当され、この作業用アドレス領域へのア
クセスはシャドウレジスタ２９へのアクセスとされる。
なお、このときシャドウレジスタ２９に対応するアドレ
ス領域ＡＳＲには、割込み発生時に汎用レジスタ１３の
領域Ａ２に保持されているデータに対するアドレスａ２
が充当される。

【００２３】そして、図５（ａ）に示されるように、上
記作業用アドレス領域に対応するシャドウレジスタ２９
に退避先アドレスが格納される。ここで図５（ｂ）に示
されるように、この退避先アドレスに基づいて、割込み
が発生した時に汎用レジスタ１３の領域Ａ１〜Ａ３に格
納されているデータが、以下に説明する実行制御部２１
の動作により、そのままの状態（順序）でメモリＭＲに
退避される。

【００２４】従って、本発明の実施の形態に係る割込み
処理の方法によれば、図５（ａ）に示されるようなアド
レスの割り当て（アドレスの切換）を行うことにより、
図４（ｂ）に示されたメモリＭＲへのロードストア動作
が不要になるため、従来より高速な割込み処理が実現さ
れる。以下においては、このような割込み処理を実現す
るための具体的なプロセッサについて説明する。［実施の形態１］図６は、本発明の実施の形態１に係る
プロセッサの構成を示す図である。図６に示されるよう
に、このプロセッサは命令読出部１と、実行部３３と、
レジスタ制御部３５と、割込制御部７と、メモリＭＲと
を備える。そして、命令読出部１はプログラムカウンタ
９を含み、レジスタ制御部３５は汎用レジスタ１３と、
レジスタＥＰＣＲ，ＥＰＳＲ，ＰＳＲの他に、シャドウ
レジスタ２９と、ＡＮＤ回路２７と、セレクタ２６，２
８と、判定部３０とを含む。ここで、命令読出部１はメ
モリＭＲ及び割込制御部７に接続され、実行部３３は命
令読出部１とメモリＭＲ及びレジスタ制御部３５に接続
され、レジスタ制御部３５は割込制御部７に接続され
る。

【００２５】図７は、図６に示されたプロセッサの構成
をより詳しく示す図である。図７に示されるように、命
令読出部１には命令制御部１５と、命令レジスタ１７
と、プログラムカウンタ９とが含まれる。また、実行部
３３にはデコード部１９と、実行制御部２１と、割込復
帰制御部２３の他に、読出制御部３１と、書込制御部３
２とが含まれる。また、レジスタ制御部３５にはレジス
タＥＰＣＲ，ＥＰＳＲ，ＰＳＲと汎用レジスタ１３の他
に、シャドウレジスタ２９と、ＡＮＤ回路２７と、セレ
クタ２６，２８と、判定部３０とが含まれ、割込制御部
７には割込制御回路２５が含まれる。

【００２６】ここで、命令制御部１５はメモリＭＲに接
続され、プログラムカウンタ９及び命令レジスタ１７は
命令制御部１５に接続され、デコード部１９は命令レジ
スタ１７に接続される。また、実行制御部２１はメモリ
ＭＲに接続され、実行制御部２１と割込復帰制御部２３
と読出制御部３１及び書込制御部３２はデコード部１９
とセレクタ２６，２８に接続される。そして、汎用レジ
スタ１３及びシャドウレジスタ２９はセレクタ２６，２
８及びデコード部１９に接続される。また、レジスタＥ
ＰＣＲ，ＥＰＳＲ，ＰＳＲは割込復帰制御部２３と割込
制御回路２５との間に接続される。また、判定部３０は
デコード部１９に接続され、ＡＮＤ回路２７の入力端子
にはレジスタＰＳＲと、判定部３０と、実行制御部２１
と割込復帰制御部２３と読出制御部３１及び書込制御部
３２が接続され、出力端子はセレクタ２６，２８に接続
される。また割込制御回路２５は、プログラムカウンタ
９及び命令制御部１５と実行制御部２１と割込復帰制御
部２３と読出制御部３１及び書込制御部３２に接続され
る。

【００２７】以下において、上記のような構成を有する
プロセッサの動作を説明する。命令制御部１５はプログ
ラムカウンタ９から供給された読み出すべき命令語のア
ドレスに基づき、該命令語をメモリＭＲから読み出して
デコード部１９に供給する。このとき、命令読出しの際
に割込みを検出した場合には、割込制御回路２５へ割込
み信号を供給して通知する。また、プログラムカウンタ
９は、割込み処理における分岐先アドレス等が供給され
た場合にはそのアドレスを保持し、それ以外の場合には
次の命令を示すためインクリメントされる。従って割込
み処理においては、命令制御部１５はプログラムカウン
タ９から供給された分岐先アドレスに基づいて、該分岐
先アドレスに対応する命令語をメモリＭＲから読み出
す。

【００２８】また、実行部３３はデコード部１９に供給
された命令を実行する。ここで、デコード部１９に供給
される命令としては、演算命令や、分岐命令、ロード命
令、ストア命令、割込み復帰命令、読み出し命令、書き
込み命令等がある。そして、このうち読み出し命令及び
書き込み命令の実行により、スーパーバイザ状態におい
ても、汎用レジスタ１３自体に格納された全てのデータ
を読み書きすることができる。また、その他の命令の実
行によっては、汎用レジスタ１３に割り当てられたアド
レス領域ＡＧＲ上でのデータ処理がなされる。より具体
的には、演算命令はアドレス領域ＡＧＲ上のデータに演
算を施すときに実行され、分岐命令はアドレス領域ＡＧ
Ｒ上のデータを選択的に処理するために実行され、ロー
ド命令はアドレス領域ＡＧＲへデータをロードするとき
に実行され、ストア命令はアドレス領域ＡＧＲ上のデー
タをメモリへストアするときに実行される。また割込み
復帰命令は、割込み処理終了時に、割込み発生前の状態
に復帰するときに実行される。また以下において、上記
の各命令の実行について説明する。

【００２９】デコード部１９に演算命令が供給された場
合には、実行制御部２１はセレクタ２６を介して汎用レ
ジスタ１３から読み出した値に基づき演算を行い、その
結果をセレクタ２８を介して汎用レジスタ１３へ書込
む。なお、その際には論理レベルが１の有効信号をＡＮ
Ｄ回路２７に供給することにより、スーパーバイザ状態
において、汎用レジスタ１３に割り当てられたアドレス
領域ＡＧＲ上のデータ（シャドウレジスタ２９に格納さ
れたデータを含む）の処理が行われる。なお上記有効信
号は、スーパーバイザ状態において、シャドウレジスタ
２９に割り当てられたアドレス（図５（ａ）のアドレス
ａ２）を有し、かつ汎用レジスタ１３（図５（ａ）の領
域Ａ２）に格納されたデータの処理を行う場合において
のみ、０とされる。

【００３０】また、分岐命令が供給された場合において
分岐が成立するときには、実行制御部２１は分岐先アド
レスをプログラムカウンタ９に供給する。また、ロード
命令が供給された場合には、実行制御部２１はセレクタ
２６を介して汎用レジスタ１３から読み出した値に基づ
いて実効（メモリ）アドレスを求め、求められた実効ア
ドレスに対応するメモリＭＲ領域から読み出したデータ
をセレクタ２８を介して汎用レジスタ１３へ書込む。な
お本命令の実行においても、論理レベルが１の有効信号
をＡＮＤ回路２７に供給することにより、スーパーバイ
ザ状態において、汎用レジスタ１３に割り当てられたア
ドレス領域ＡＧＲ上のデータ（シャドウレジスタ２９に
格納されたデータを含む）の処理が行われる。

【００３１】また、ストア命令が供給された場合には、
実行制御部２１はセレクタ２６を介して汎用レジスタ１
３から読み出した値に基づいて実効（メモリ）アドレス
を求め、求められた実効アドレスに対応するメモリＭＲ
領域へ、セレクタ２６を介して汎用レジスタ１３から読
み出したデータを書込む。なお本命令の実行において
も、論理レベルが１の有効信号をＡＮＤ回路２７に供給
することにより、スーパーバイザ状態において、汎用レ
ジスタ１３に割り当てられたアドレス領域ＡＧＲ上のデ
ータ（シャドウレジスタ２９に格納されたデータを含
む）が読み出される。

【００３２】また、割込み復帰命令が供給された場合に
は、割込復帰制御部２３はレジスタＥＰＳＲの値をレジ
スタＰＳＲへ書き込むことにより割込み前の状態に戻る
と共に、レジスタＥＰＣＲに格納されたデータを読出し
て分岐先アドレスとしてプログラムカウンタ９へ供給す
る。また、読み出し命令が供給された場合には、読出制
御部３１は割込み処理のためにシャドウレジスタ２９に
割り当てられたアドレス（図５（ａ）のアドレスａ２）
に対応し、かつ汎用レジスタ１３（図５（ａ）の領域Ａ
２）に格納されたデータをセレクタ２６を介して読み出
し、変更後のデータをセレクタ２８を介して汎用レジス
タ１３に書き込む。ここで、読出制御部３１は汎用レジ
スタ１３からデータを読み出す場合には論理レベルが０
の有効信号をＡＮＤ回路２７に供給し、スーパーバイザ
状態においては、シャドウレジスタ２９に割り当てられ
たアドレス領域（図５（ａ）のアドレスａ２）に対応す
るデータ（図５（ａ）の領域Ａ２に格納されているデー
タ）が読み出される。そして、汎用レジスタ１３へデー
タを書込む場合には、論理レベルが１の有効信号をＡＮ
Ｄ回路２７に供給することにより、スーパーバイザ状態
において、汎用レジスタ１３に割り当てられたアドレス
領域ＡＧＲ上にデータを書き込む。

【００３３】また、書き込み命令が供給された場合に
は、書込制御部３２はセレクタ２６を介して汎用レジス
タ１３からデータを読み出し、割込み処理のためにシャ
ドウレジスタ２９に割り当てられたアドレス（図５
（ａ）のアドレスａ２）に対応するデータが格納されて
いる汎用レジスタ１３の領域（図５（ａ）の領域Ａ２）
にセレクタ２８を介して書き込む。ここで書込制御部３
２は、スーパバイザ状態において汎用レジスタ１３から
データを読み出す場合には論理レベルが１の有効信号を
ＡＮＤ回路２７に供給し、汎用レジスタ１３の上記領域
Ａ２に相当する領域へデータを書込む場合には論理レベ
ルが０の有効信号をＡＮＤ回路２７に供給する。

【００３４】なお、命令実行の際に割込みを検出した場
合には、実行制御部２１と割込復帰制御部２３と読出制
御部３１及び書込制御部３２は、割込み信号を割込制御
回路２５に供給する。ここで、上記レジスタＥＰＣＲは
割込みからの復帰先を示すアドレスを保持するレジスタ
であり、割込み発生時に設定される。また、レジスタＰ
ＳＲはプロセッサの状態値等を保持するレジスタであ
り、ユーザ状態では論理レベルが０の信号をＡＮＤ回路
２７へ供給し、スーパーバイザ状態では論理レベルが１
の信号をＡＮＤ回路２７へ供給する。また、レジスタＥ
ＰＳＲは割込み発生前のプロセッサの状態値を保持する
レジスタであり、割込み発生時に設定される。また、セ
レクタ２６，２８は論理レベルが１の信号が供給される
ことによりシャドウレジスタ２９を選択し、論理レベル
が０の信号が供給されることにより汎用レジスタ１３を
選択する。

【００３５】一方、割込制御回路２５は、命令読出部１
または実行部３から供給された割り込み信号に応じて、
割り込みからの復帰先を示すアドレスをレジスタＥＰＣ
Ｒへ供給し、割込み発生前のプロセッサの状態値をレジ
スタＥＰＳＲへ供給する。そして、割り込みが発生した
際のプロセッサの状態値をレジスタＰＳＲへ書込む。こ
のような動作を実行した後に、プロセッサはスーパーバ
イザ状態に遷移する。また割込制御回路２５は、発生し
た割り込みに対応する分岐先アドレスを命令読出部１へ
供給する。

【００３６】従って、命令読出部１に含まれた命令制御
部１５は、供給された分岐先アドレスに応じてメモリＭ
Ｒから命令を読み出し、実行部３３に該命令を供給す
る。そして、実行部３３は供給された命令を実行するこ
とにより、プログラムとして明示される本来の命令実行
順序とは別の処理（割込み処理）へ制御フローを分岐し
て、割込み処理プログラム（割込みハンドラとも呼ばれ
る）を実行する。なお実行部３３は、割込み処理プログ
ラムの末尾に記されている割込み復帰手順に従い、本来
実行していた元のプログラムの実行に復帰する。

【００３７】また上記のようなプロセッサは、あるＯＳ
上におけるソフトウェアの起動により通常のデータ処理
が行われるユーザ状態と、該ＯＳ自体を操作可能なスー
パーバイザ状態とを有し、上記割込みの発生によりユー
ザ状態からスーパーバイザ状態へ遷移し、その逆に該割
込みからの復帰によってユーザ状態へ戻るものである。

【００３８】そして、スーパーバイザ状態において、セ
レクタ２６，２８に論理レベルが１の有効信号がＡＮＤ
回路２７から供給される場合に限り、図５（ａ）に示さ
れたアドレス領域ＡＧＲ上において、シャドウレジスタ
２９に対するデータの読み書きが可能とされる。なお、
ユーザ状態の場合と、スーパーバイザ状態であっても論
理レベルが０の有効信号がＡＮＤ回路２７からセレクタ
２６，２８に供給される場合においては、汎用レジスタ
１３のみに対するデータの読み書きが実行される。

【００３９】また判定部３０は、デコード部１９から供
給されたアドレスが、割込み処理のために利用可能とさ
れたアドレス領域（図５（ａ）の領域Ａ２に対応するア
ドレス）に含まれるものか否かを判定し、含まれるもの
と判定された場合にはＡＮＤ回路２７へ論理レベルが１
の信号を供給する。ここで、判定部３０による判定の対
象とされるアドレス領域は、判定部３０に含まれるデコ
ーダの構成により決定されるが、判定部３０にレジスタ
を含めて該アドレス領域の設定を書き換え可能なものと
しても良い。

【００４０】なお上記において、割込み処理時に汎用レ
ジスタ１３に対応するアドレス領域の全体を、シャドウ
レジスタ２９のアドレス領域に割り当てることもでき
る。このようにアドレス領域を割り当てることにより、
作業に利用できるアドレス領域をさらに広く確保するこ
とができるため、より効率的に割込み処理を実現するこ
とができる。そしてこの場合には、データの読み書きに
際してセレクタ２６，２８が、汎用レジスタ１３かシャ
ドウレジスタ２９のいずれかを選択すれば足りるため、
上記判定部３０は無くてもよい。なお、このことは以下
の実施の形態に係るプロセッサにおいても同様である。

【００４１】また、図８は読み出し命令の命令形式を示
す図である。図８に示されるように、読み出し命令は、
各命令に応じて異なる命令コードOP-CODE と、割込み処
理のためにシャドウレジスタ２９に割り当てられたアド
レス（図５（ａ）のアドレスａ２）に対応するデータが
格納されている汎用レジスタ１３の領域（図５（ａ）の
領域Ａ２）のレジスタ番号を読み出し対象として指定す
るオペランドSR1 と、変更されたデータの書込み先とし
て汎用レジスタのレジスタ番号を指定するオペランドGR
D とを含む。

【００４２】また、図９は書き込み命令の命令形式を示
す図である。図９に示されるように、書き込み命令は、
各命令に応じて異なる命令コードOP-CODE と、書き込み
値を保持している汎用レジスタのレジスタ番号を指定す
るオペランドGR1 と、割込み処理のためにシャドウレジ
スタ２９に割り当てられたアドレス（図５（ａ）のアド
レスａ２）に対応するデータが格納されている汎用レジ
スタ１３の領域（図５（ａ）の領域Ａ２）のレジスタ番
号を書き込み対象として指定するオペランドSRD とを含
む。

【００４３】なお、本実施の形態に係る割り込み処理プ
ログラムの構成及び該プログラムの実行順序は、それぞ
れ図３に示された割り込み処理プログラムの構成及び該
プログラムの実行順序と同様なものとされる。以上よ
り、本実施の形態１に係るプロセッサによれば、スーパ
ーバイザ状態において汎用レジスタ１３に対応するアド
レス領域の全部又は一部をシャドウレジスタ２９に割り
当てることにより、データ退避時のメモリＭＲに対する
ロードストア動作が不要になるため、従来より高速な割
込み処理を実現することができる。［実施の形態２］図１０は、本発明の実施の形態２に係
るプロセッサの構成を示す図である。図１０に示される
ように、このプロセッサは図６に示された実施の形態１
に係るプロセッサと同様な構成であって、命令読出部１
と、実行部４３と、レジスタ制御部４５と、割込制御部
７と、メモリＭＲとを備えるが、レジスタ制御部４５
は、図６に示されたレジスタ制御部３５に比して、さら
にＡＮＤ回路３６と、有効フラグ３７とを備えるもので
ある。

【００４４】ここで、有効フラグ３７はシャドウレジス
タ２９を選択する動作を有効なものとするか否かを示
し、０である場合にはシャドウレジスタ２９を選択する
動作が無効であることを意味し、１である場合にはシャ
ドウレジスタ２９を選択する動作が有効であることを意
味する。従って、以下に説明する有効フラグ書き込み命
令は、割込み処理時にシャドウレジスタ２９を読み書き
の対象とするか否かを明示的に決定するためのものであ
る。そして、該命令の実行により有効フラグ３７に０の
値を書き込むことで、読み出し命令や書き込み命令の実
行に際し、シャドウレジスタ２９に割り当てられたアド
レス（図５（ａ）のアドレスａ２）に対応するデータが
格納されている汎用レジスタ１３の領域（図５（ａ）の
領域Ａ２）に格納されたデータの処理を、明示的に行う
ことができる。

【００４５】また、ＡＮＤ回路３６の入力端子は、有効
フラグ３７とＡＮＤ回路２７の出力端子に接続され、Ａ
ＮＤ回路３６の出力端子はセレクタ２６，２８に接続さ
れる。図１１は、図１０に示されたプロセッサの構成を
より詳しく示す図である。図１１に示されたプロセッサ
の構成は、上記図７に示されたプロセッサの構成と同様
であるが、実行部４３は有効フラグ制御部３４をさらに
含む点で相違する。ここで、有効フラグ制御部３４はデ
コード部１９と、ＡＮＤ回路２７と、有効フラグ３７と
セレクタ２６，２８に接続される。

【００４６】次に、上記のような構成を有する実施の形
態２に係るプロセッサの動作を説明する。実施の形態２
に係るプロセッサは、上記実施の形態１に係るプロセッ
サと同様に動作するが、有効フラグ制御部３４は供給さ
れる有効フラグ書き込み命令に応じて、汎用レジスタ１
３に保持されている０あるいは１の書込み値を有効フラ
グ３７に供給する。これにより、有効フラグ３７に０の
値が書込まれると、ＡＮＤ回路３６に０の値が供給され
るためＡＮＤ回路３６の出力は０となる。従って有効フ
ラグ３７に０の値が書込まれるときは、プロセッサがユ
ーザ状態にあるかスーパーバイザ状態にあるかによら
ず、汎用レジスタ１３だけへ読み書きが可能となる。

【００４７】一方、有効フラグ３７に１の値が書込まれ
ると、有効フラグ３７からＡＮＤ回路３６へ１の値が供
給されるため、ＡＮＤ回路２７から論理レベルが１の信
号が出力される場合にはＡＮＤ回路３６の出力が１とな
る。従って、本実施の形態に係るプロセッサは、スーパ
ーバイザ状態において、有効フラグ制御部３４からＡＮ
Ｄ回路２７に供給される有効信号が１のときに限り、図
５（ａ）に示されたアドレス領域ＡＧＲ上で、シャドウ
レジスタ２９への読み書きが可能となる。

【００４８】なお、図１２は有効フラグ書き込み命令の
命令形式を示す図である。図１２に示されるように、書
き込み命令は、各命令に応じて異なる命令コードOP-COD
E と、書き込み値を保持している汎用レジスタのレジス
タ番号を指定するオペランドGR1 とを含む。なお、オペ
ランドGR1 に続く領域は命令が書き込まれていないフィ
ールドを示す。

【００４９】また、本実施の形態２に係る割り込み処理
プログラムの構成及び該プログラムの実行順序は、それ
ぞれ図３に示された割り込み処理プログラムの構成及び
該プログラムの実行順序と同様なものとされる。以上よ
り本実施の形態２に係るプロセッサによれば、上記実施
の形態１に係るプロセッサと同様な効果を奏すると共
に、スーパーバイザ状態において、汎用レジスタ１３に
対応するアドレス領域の全部又は一部をシャドウレジス
タ２９に割り当てることとするか否かを、外部から有効
フラグ書き込み命令を供給することにより設定すること
ができるため、動作の信頼性を高めることができる。

【００５０】なお、本実施の形態２に係るプロセッサに
おいても、割込み処理時の汎用レジスタ１３に対応する
アドレス領域ＡＧＲのうちシャドウレジスタ２９のアド
レス領域ＡＳＲとして割り当てる領域は、その一部また
は全部とすることができる。［実施の形態３］図１３は、本発明の実施の形態３に係
るプロセッサの構成を示す図である。図１３に示される
ように、このプロセッサは図６に示された実施の形態１
に係るプロセッサと同様な構成であって、命令読出部１
と、実行部５３と、レジスタ制御部５５と、割込制御部
８と、メモリＭＲとを備えるが、レジスタ制御部５５
は、図６に示されたレジスタ制御部３５に比して、さら
に選択フラグ５１を含むものである。ここで選択フラグ
５１は、シャドウレジスタ２９に対する読み書きを可能
なものとするか否かを示し、０である場合にはシャドウ
レジスタ２９に対する読み書きを行わない状態を意味
し、１である場合にはシャドウレジスタ２９に対する読
み書きを行う状態であることを意味するものである。

【００５１】また、図６に示されたレジスタ制御部３５
に含まれるＡＮＤ回路２７とは異なり、ＡＮＤ回路２７
の入力端子には、レジスタＰＳＲの代わりに選択フラグ
５１が接続される。図１４は、図１３に示されたプロセ
ッサの構成をより詳しく示す図である。図１４に示され
たプロセッサの構成は、上記図７に示されたプロセッサ
の構成と同様であるが、レジスタ制御部５５は選択フラ
グ５１をさらに含み、割込み制御部８はフラグ制御部５
４をさらに含む点で相違する。ここで、選択フラグ５１
は割込復帰制御部５２とフラグ制御部５４との間に接続
される。またフラグ制御部５４は、選択フラグ５１と、
命令制御部１５と、割込制御部２５と、実行制御部２１
と、割込復帰制御部５２と、読出制御部３１と、書込制
御部３２に接続される。

【００５２】次に、上記のような構成を有する実施の形
態３に係るプロセッサの動作を説明する。実施の形態３
に係るプロセッサは、上記実施の形態１に係るプロセッ
サと同様に動作するが、フラグ制御部５４は割込み発生
時に供給される割込信号に応じて、１の値を選択フラグ
５１に供給する。そして、選択フラグ５１に１の値が書
込まれると、ＡＮＤ回路２７に１の値が供給される。従
ってこの場合には、論理レベルが１の有効信号がＡＮＤ
回路２７へ供給されるときに限りＡＮＤ回路２７の出力
信号の論理レベルが１となり、図５（ａ）に示されたア
ドレス領域ＡＧＲ上で、シャドウレジスタ２９への読み
書きが可能となる。

【００５３】一方、割込み復帰命令が実行されると割込
復帰制御部５２により選択フラグ５１に０の値が供給さ
れる。これにより、プロセッサは割込み前の状態へ遷移
する。そしてこのとき選択フラグ５１に０の値が書込ま
れると、ＡＮＤ回路２７に０の値が供給される。従っ
て、この場合には常にＡＮＤ回路２７から論理レベルが
０の信号が出力されるため、有効信号の論理レベルに依
らず、汎用レジスタ１３へのデータの読み書きだけが可
能となる。

【００５４】また、上記実施の形態３に係る割り込み処
理プログラムの構成及び該プログラムの実行順序は、そ
れぞれ図３に示された割り込み処理プログラムの構成及
び該プログラムの実行順序と同様なものとされる。以上
より本実施の形態３に係るプロセッサによれば、上記実
施の形態１に係るプロセッサと同様な効果を得ることが
できると共に、選択フラグ５１に書き込む値を上記のよ
うに制御することによって、スーパーバイザ状態におい
てさらに多重に割込みが発生する等のいわゆるネスト構
造を有するプログラムにおいても、データ処理を効率的
に行うことができる。

【００５５】また上記のプロセッサにおいては、外部か
ら選択フラグ書き込み命令を供給することにより選択フ
ラグ５１の書き換えを行うものとすることもできる。こ
こで、選択フラグ書き込み命令は、図５に示されたシャ
ドウレジスタ２９へのアドレスの割り当てを行うか否
か、すなわち汎用レジスタ１３に対するデータ処理にお
いてシャドウレジスタ２９を活用するか否かを明示的に
決定するものである。

【００５６】図１５は、このような機能を実現し得るプ
ロセッサの構成を示す図である。図１５に示されるよう
に、このプロセッサは図１４に示されたプロセッサと同
様な構成を有するが、実行部６３がシャドウ制御部６１
をさらに備える点で相違する。このシャドウ制御部６１
は、デコード部１９と、ＡＮＤ回路２７と、セレクタ２
６，２８と、選択フラグ５１と、フラグ制御部５４及び
割込制御部２５に接続される。

【００５７】ここで、シャドウ制御部６１は、供給され
る選択フラグ書き込み命令に応じて、汎用レジスタ１３
に保持されている０あるいは１の書込み値を選択フラグ
５１に供給する。これにより、選択フラグ５１に０の値
が書込まれると、ＡＮＤ回路２７に０の値が供給される
ためＡＮＤ回路２７の出力は０となる。従って選択フラ
グ５１に０の値が書込まれるときは、プロセッサがユー
ザ状態にあるかスーパーバイザ状態にあるかによらず、
汎用レジスタ１３だけへ読み書きが可能となる。

【００５８】一方、選択フラグ５１に１の値が書込まれ
ると、選択フラグ５１からＡＮＤ回路２７へ１の値が供
給される。従って、本実施の形態に係るプロセッサは、
選択フラグ５１に１の値が書込まれ、ＡＮＤ回路２７に
供給される有効信号が１のときに限り、図５（ａ）に示
されたアドレス領域ＡＧＲ上で、シャドウレジスタ２９
への読み書きが可能となる。

【００５９】なお、選択フラグ書き込み命令の命令形式
は、図１２に示された命令形式と同様なものである。す
なわち、選択フラグ書き込み命令は、各命令に応じて異
なる命令コードOP-CODE と、書き込み値を保持している
汎用レジスタのレジスタ番号を指定するオペランドGR1
とを含む。また、図１６は、シャドウ制御部６１を備え
た上記プロセッサにより実行される割り込み処理プログ
ラムの構成を示す図である。図１６に示されるように、
この割込み処理プログラムはプログラムとして明示され
る本来の命令実行順序のコンテキストをメモリへ退避さ
せるための退避部CTXTSAVEと、選択フラグ書き込み命令
により選択フラグ５１に０の値を書き込むシャドウリセ
ット部SHADOW0 と、発生した割込みに対応した処理を行
う処理部HANDLER と、プログラムとして明示される本来
の命令実行順序のコンテキストをメモリから復元する復
元部CTXTRESTORE と、割込み復帰命令により割込みから
復帰するための復帰部RETTから構成され、退避部CTXTSA
VE、シャドウリセット部SHADOW0 、処理部HANDLER 、復
元部CTXTRESTORE 、復帰部RETTの順に実行される。

【００６０】なお、上記割り込み処理プログラムは、図
１７に示されるようにさらに処理部HANDLER と復元部CT
XTRESTORE の間に選択フラグ書き込み命令により選択フ
ラグ５１に１の値を書き込むシャドウセット部SHADOW1
を備えるものであってもよい。そしてこの場合には、退
避部CTXTSAVE、シャドウリセット部SHADOW0 、処理部HA
NDLER 、シャドウセット部SHADOW1 、復元部CTXTRESTOR
E 、復帰部RETTの順に実行される。

【００６１】また、本実施の形態３に係るプロセッサに
おいても、割込み処理時の汎用レジスタ１３に対応する
アドレス領域ＡＧＲのうち、シャドウレジスタ２９のア
ドレス領域ＡＳＲとして割り当てる領域をその一部また
は全部とすることができる。［実施の形態４］図１８は、本発明の実施の形態４に係
るプロセッサの構成を示す図である。図１８に示される
ように、このプロセッサは図１３に示された実施の形態
３に係るプロセッサと同様な構成であって、命令読出部
１と、実行部７３と、レジスタ制御部７５と、割込制御
部８と、メモリＭＲとを備えるが、レジスタ制御部７５
は、図１３に示されたレジスタ制御部５５に比して、さ
らにＡＮＤ回路３６と、有効フラグ３７とを含むもので
ある。ここで、有効フラグ３７はシャドウレジスタ２９
を選択する動作を有効なものとするか否かを示し、０で
ある場合にはシャドウレジスタ２９を選択する動作が無
効であることを意味し、１である場合にはシャドウレジ
スタ２９を選択する動作が有効であることを意味する。

【００６２】また、ＡＮＤ回路３６の入力端子は、有効
フラグ３７とＡＮＤ回路２７の出力端子に接続され、Ａ
ＮＤ回路３６の出力端子はセレクタ２６，２８に接続さ
れる。図１９は、図１８に示されたプロセッサの構成を
より詳しく示す図である。図１９に示されたプロセッサ
の構成は、上記図１４に示されたプロセッサの構成と同
様であるが、実行部７３は有効フラグ３７に接続された
有効フラグ制御部７１をさらに含む点で相違する。ここ
で、有効フラグ制御部７１はデコード部１９と、ＡＮＤ
回路２７と、有効フラグ３７と、セレクタ２６，２８
と、フラグ制御部５４及び割込制御部２５に接続され
る。

【００６３】次に、上記のような構成を有する実施の形
態４に係るプロセッサの動作を説明する。実施の形態４
に係るプロセッサは、上記実施の形態２及び３に係るプ
ロセッサと同様に動作し、有効フラグ制御部３４は供給
される有効フラグ書き込み命令に応じて、汎用レジスタ
１３に保持されている０あるいは１の書込み値を有効フ
ラグ３７に供給する。これにより、有効フラグ３７に０
の値が書込まれると、ＡＮＤ回路３６に０の値が供給さ
れるためＡＮＤ回路３６の出力は０となる。従って有効
フラグ３７に０の値が書込まれるときは、プロセッサが
ユーザ状態にあるかスーパーバイザ状態にあるかによら
ず、汎用レジスタ１３だけへ読み書きが可能となる。

【００６４】一方、有効フラグ３７に１の値が書込まれ
ると、有効フラグ３７からＡＮＤ回路３６へ１の値が供
給されるため、ＡＮＤ回路２７から論理レベルが１の信
号が出力される場合にはＡＮＤ回路３６の出力が１とな
る。従って、本実施の形態に係るプロセッサは、選択フ
ラグ５１及び有効フラグ３７の値が１であって、ＡＮＤ
回路２７に供給される有効信号が１のときに限り、図５
（ａ）に示されたアドレス領域ＡＧＲ上で、シャドウレ
ジスタ２９への読み書きが可能となる。

【００６５】なお、本実施の形態に係る有効フラグ書き
込み命令の命令形式は、図１２に示された形式と同様な
ものである。すなわち、図１２に示されるように、書き
込み命令は、各命令に応じて異なる命令コードOP-CODE
と、書き込み値を保持している汎用レジスタのレジスタ
番号を指定するオペランドGR1 とを含む。また、本実施
の形態４に係る割り込み処理プログラムの構成及び該プ
ログラムの実行順序は、それぞれ図３に示された割り込
み処理プログラムの構成及び該プログラムの実行順序と
同様なものとされる。

【００６６】さらには、上記のプロセッサにおいても、
外部から供給する命令を実行することにより選択フラグ
５１の書き換えを行うものとすることができる。図２０
は、このような機能を実現し得るプロセッサの構成を示
す図である。図２０に示されるように、このプロセッサ
は図１９に示されたプロセッサと同様な構成を有する
が、実行部８３がシャドウ制御部６１をさらに備える点
で相違する。このシャドウ制御部６１は、デコード部１
９と、ＡＮＤ回路２７と、セレクタ２６，２８と、選択
フラグ５１と、フラグ制御部５４及び割込制御部２５に
接続される。

【００６７】ここで、シャドウ制御部６１は、供給され
る選択フラグ書き込み命令に応じて、汎用レジスタ１３
に保持されている０あるいは１の書込み値を選択フラグ
５１に供給する。これにより、選択フラグ５１に０の値
が書込まれると、ＡＮＤ回路２７に０の値が供給される
ためＡＮＤ回路２７の出力は０となる。従って選択フラ
グ５１に０の値が書込まれるときは、プロセッサがユー
ザ状態にあるかスーパーバイザ状態にあるかによらず、
汎用レジスタ１３だけへ読み書きが可能となる。

【００６８】一方、選択フラグ５１に１の値が書込まれ
ると、選択フラグ５１からＡＮＤ回路２７へ１の値が供
給される。従って、本実施の形態に係るプロセッサは、
選択フラグ５１に１の値が書込まれ、ＡＮＤ回路２７に
供給される有効信号が１のときに限り、図５（ａ）に示
されたアドレス領域ＡＧＲ上で、シャドウレジスタ２９
への読み書きが可能となる。

【００６９】なお、本実施の形態に係る選択フラグ書き
込み命令の命令形式は、図１６に示された命令形式と同
様なものである。すなわち、図１６に示されるように、
書き込み命令は、各命令に応じて異なる命令コードOP-C
ODE と、書き込み値を保持している汎用レジスタのレジ
スタ番号を指定するオペランドGR1 とを含む。また、本
実施の形態に係るプロセッサにおいても、図１６及び図
１７に示された割り込み処理プログラムを実行するもの
とすることができる。

【００７０】以上より本実施の形態４に係るプロセッサ
によれば、上記実施の形態３に係るプロセッサと同様な
効果を奏すると共に、割込み処理において汎用レジスタ
１３に対応するアドレス領域ＡＧＲをシャドウレジスタ
２９に割り当てるか否かが、有効フラグ３７の設定値に
応じて決定されるため、動作の信頼性をより高めること
ができる。

【００７１】なお、本実施の形態４に係るプロセッサに
おいても、割込み処理時の汎用レジスタ１３に対応する
アドレス領域ＡＧＲのうちシャドウレジスタ２９のアド
レス領域ＡＳＲとして割り当てる領域は、その一部また
は全部とすることができる。最後に本発明の課題を解決
するための手段について付記する。（１）メモリから読み出された命令を実行する実行部
と、実行部に接続された汎用レジスタとを含むデータ処
理装置であって、実行部に接続された記憶部と、命令に
応じてデータの割り込み処理を行うときには、汎用レジ
スタに割り当てられたアドレスの一部又は全部を記憶部
に割り当てるアドレス切換部とを備えたことを特徴とす
るデータ処理装置。（２）上記命令に応じた割り込み処理が行われているか
否かにより、異なる値が設定される状態値設定部をさら
に備え、アドレス切換部は、状態値設定部に設定された
前記値に応じて、汎用レジスタに割り当てられたアドレ
スの一部又は全部を前記記憶部に割り当てることを特徴
とする（１）に記載のデータ処理装置。（３）上記アドレスに応じて、汎用レジスタに対するデ
ータの読み書きを行うデータ読み書き部をさらに備えた
ことを特徴とする（１）に記載のデータ処理装置。この
ような手段によれば、割込み処理時においても割り込み
前のデータを処理することができるため、データ処理の
効率を高めることができる。（４）上記アドレスを記憶部に割り当てる動作を有効な
ものとするか否かにより、異なる値が設定される有効性
設定部をさらに備え、アドレス切換部は、有効性設定部
に設定された前記値に応じて活性化されることを特徴と
する（１）に記載のデータ処理装置。このような手段に
よれば、動作の信頼性を高めることができる。（５）上記状態値設定部はさらに、供給される命令に応
じた値に設定される（２）に記載のデータ処理装置。（６）メモリから読み出された命令を実行する実行部
と、実行部に接続された汎用レジスタ及び記憶部を備え
たデータ処理装置の制御方法であって、命令に応じてデ
ータの割り込み処理を行うときには、汎用レジスタに割
り当てられたアドレスの一部又は全部を記憶部に割り当
てることを特徴とするデータ処理装置の制御方法。（７）ユーザモードとスーパーバイザモードとを有し、
割り込み処理時にスーパーバイザモードに切り替えるこ
とを特徴とする（６）に記載のデータ処理装置の制御方
法。このような手段によれば、スーパーバイザモードで
のデータ処理を高速化することができる。

【００７２】

【発明の効果】上述の如く本発明によれば、上記の目的
は、データの割り込み処理を行うときに汎用レジスタに
割り当てられたアドレスの一部又は全部を記憶部に割り
当てるため、割込み処理実行前のメモリへのロードスト
ア操作回数が低減され、高速な割込み処理が実現でき
る。ここで、状態値設定部に設定された値に応じて、汎
用レジスタに割り当てられたアドレスの一部又は全部を
記憶部に割り当てることとすれば、さらに多重に割り込
み処理を行うデータ処理を実現でき、かつ動作の信頼性
を高めることができる。

【図面の簡単な説明】

【図１】従来のプロセッサの構成を示す図である。

【図２】図１に示されたプロセッサの構成をより詳しく
示す図である。

【図３】従来の割り込み処理プログラムの構成を示す図
である。

【図４】従来のプロセッサによる割り込み処理を説明す
るための図である。

【図５】本発明の実施の形態に係るプロセッサの割り込
み処理を説明するための図である。

【図６】本発明の実施の形態１に係るプロセッサの構成
を示す図である。

【図７】図６に示されたプロセッサの構成をより詳しく
示す図である。

【図８】読み出し命令の命令形式を示す図である。

【図９】書き込み命令の命令形式を示す図である。

【図１０】本発明の実施の形態２に係るプロセッサの構
成を示す図である。

【図１１】図１０に示されたプロセッサの構成をより詳
しく示す図である。

【図１２】本発明の実施の形態２に係る有効フラグ書き
込み命令の命令形式を示す図である。

【図１３】本発明の実施の形態３に係るプロセッサの構
成を示す図である。

【図１４】図１３に示されたプロセッサの構成をより詳
しく示す第一の図である。

【図１５】図１３に示されたプロセッサの構成をより詳
しく示す第二の図である。

【図１６】本発明の実施の形態３に係る割り込み処理プ
ログラムの第一の構成を示す図である。

【図１７】本発明の実施の形態３に係る割り込み処理プ
ログラムの第二の構成を示す図である。

【図１８】本発明の実施の形態４に係るプロセッサの構
成を示す図である。

【図１９】図１８に示されたプロセッサの構成をより詳
しく示す第一の図である。

【図２０】図１８に示されたプロセッサの構成をより詳
しく示す第二の図である。

【符号の説明】

１命令読出部３，３３，４３，５３，６３，７３，８３実行部５，３５，４５，５５，７５，レジスタ制御部６，７，８割込制御部９プログラムカウンタ１３汎用レジスタ１５命令制御部１７命令レジスタ１９デコード部２１実行制御部２３，５２割込復帰制御部２４，２５割込制御回路２６，２８セレクタ２７，３６ＡＮＤ回路２９シャドウレジスタ３０判定部３１読出制御部３２書込制御部３３，３４有効フラグ制御部３７有効フラグ５１選択フラグ５４フラグ制御部６１シャドウ制御部ＭＲメモリＥＰＣＲ，ＥＰＳＲ，ＰＳＲレジスタＰ_A，Ｐ_B プログラムＡＧＲ汎用レジスタアドレス領域ＡＳＲシャドウレジスタアドレス領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村泰基神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者竹部好正神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B098 AA03 DD01

Claims

【特許請求の範囲】

【請求項１】メモリから読み出された命令を実行する
実行部と、前記実行部に接続された汎用レジスタとを含
むデータ処理装置であって、前記実行部に接続された記憶部と、前記命令に応じてデータの割り込み処理を行うときに
は、前記汎用レジスタに割り当てられたアドレスの一部
又は全部を前記記憶部に割り当てるアドレス切換部とを
備えたことを特徴とするデータ処理装置。
【請求項２】前記命令に応じた割り込み処理が行われ
ているか否かにより、異なる値が設定される状態値設定
部をさらに備え、前記アドレス切換部は、前記状態値設定部に設定された
前記値に応じて、前記汎用レジスタに割り当てられたア
ドレスの一部又は全部を前記記憶部に割り当てることを
特徴とする請求項１に記載のデータ処理装置。
【請求項３】前記割り込み処理を行うときに前記汎用
レジスタに格納されているデータを、前記記憶部に記憶
された退避先指定アドレスに応じて前記メモリに退避さ
せるデータ退避部をさらに備えたことを特徴とする請求
項１に記載のデータ処理装置。
【請求項４】メモリから読み出された命令を実行する
実行部と、前記実行部に接続された汎用レジスタ及び記
憶部を備えたデータ処理装置の制御方法であって、前記命令に応じてデータの割り込み処理を行うときに
は、前記汎用レジスタに割り当てられたアドレスの一部
又は全部を前記記憶部に割り当てることを特徴とするデ
ータ処理装置の制御方法。
【請求項５】前記割り込み処理を行うときに前記汎用
レジスタに格納されているデータを、前記記憶部に記憶
された退避先指定アドレスに応じて前記メモリに退避さ
せることを特徴とする請求項４に記載のデータ処理装置
の制御方法。