JPH0387930A - エミュレータ・アシスト・ユニツト及びそれを用いたコ・プロセツサ・エミュレータ - Google Patents
エミュレータ・アシスト・ユニツト及びそれを用いたコ・プロセツサ・エミュレータInfo
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- JPH0387930A JPH0387930A JP2155536A JP15553690A JPH0387930A JP H0387930 A JPH0387930 A JP H0387930A JP 2155536 A JP2155536 A JP 2155536A JP 15553690 A JP15553690 A JP 15553690A JP H0387930 A JPH0387930 A JP H0387930A
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- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
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- 101001117010 Homo sapiens Pericentrin Proteins 0.000 description 1
- 102100024315 Pericentrin Human genes 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
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- G06F9/3877—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデジタルコンピュータのための、エミュレータ
・アシスト・ユニット並びにそれを用いたコ・プロセッ
サ・エミュレータに関し、更に詳しくは、かかるエミュ
レータのアーキテクチャ及び動作速度に関する。
・アシスト・ユニット並びにそれを用いたコ・プロセッ
サ・エミュレータに関し、更に詳しくは、かかるエミュ
レータのアーキテクチャ及び動作速度に関する。
［従来の技術］
現在、デジタルコンピュータのメーカには多くの異なる
ものがある。そして、各々のメーカは彼ら自身のために
ユニークに定式化された命令セットを実行するようにコ
ンピュータを作る。例えば、モトローラ社の６８０３０
マイクロプロセツサは６８０３０の命令セットを実行す
るように設計され、一方で、インテル社の８０Ｘ８６マ
イクロプロセツサ（ここで、“Ｘ”は２又は３）は８０
Ｘ８６の命令セットを実行するように設計されている。
ものがある。そして、各々のメーカは彼ら自身のために
ユニークに定式化された命令セットを実行するようにコ
ンピュータを作る。例えば、モトローラ社の６８０３０
マイクロプロセツサは６８０３０の命令セットを実行す
るように設計され、一方で、インテル社の８０Ｘ８６マ
イクロプロセツサ（ここで、“Ｘ”は２又は３）は８０
Ｘ８６の命令セットを実行するように設計されている。
そのような命令セットは各々それ自身のユニークなフォ
ーマットを有しているために、８０Ｘ８６命令で書かれ
たユーザプログラムはモトローラの６８０３０上では直
接には動かない。逆も同様である。
ーマットを有しているために、８０Ｘ８６命令で書かれ
たユーザプログラムはモトローラの６８０３０上では直
接には動かない。逆も同様である。
［発明が解決しようとする課題］
他方、あるメーカのコンピュータ（ターゲットコンピュ
ータ）のために書かれたユーザプログラムは、他のメー
カのコンピュータ（ホストコンピュータコンピュータ）
のユーザが実行したいであろう機能を実行することがし
ばしばある。しかし、長く且つ複雑なプログラムを１つ
のコンピュータ命令セットから別のコンピュータの命令
セットに書き換えることは大変に時間がかかり高価なも
のとなる。かかる理由で、コンピュータエミュレータが
開発されてきた。
ータ）のために書かれたユーザプログラムは、他のメー
カのコンピュータ（ホストコンピュータコンピュータ）
のユーザが実行したいであろう機能を実行することがし
ばしばある。しかし、長く且つ複雑なプログラムを１つ
のコンピュータ命令セットから別のコンピュータの命令
セットに書き換えることは大変に時間がかかり高価なも
のとなる。かかる理由で、コンピュータエミュレータが
開発されてきた。
ひとつの共通な形態として、エミュレータは、ホストコ
ンピュータの命令からなるエミュレータプログラムと呼
ばれるソフトウェアプログラムからなる。このエミュレ
ータプログラムは、エミュレーション対象のターゲット
の機械語の全フィールドを調べ、それらのフィールドが
示すオペランド・アドレスを生成し、そのオペランドを
もってきて、これらのオペランドに従って動作を実行し
て結果をストアする。
ンピュータの命令からなるエミュレータプログラムと呼
ばれるソフトウェアプログラムからなる。このエミュレ
ータプログラムは、エミュレーション対象のターゲット
の機械語の全フィールドを調べ、それらのフィールドが
示すオペランド・アドレスを生成し、そのオペランドを
もってきて、これらのオペランドに従って動作を実行し
て結果をストアする。
しかしながら、ターゲト・マシーンのほんの１つの命令
について上記の全ての動作を実行するには、エミュレー
タプログラム内で多くのホスト命令を必要する。例えば
、１つのターゲット・マシーンの命令を実行するのに必
要な命令は、エミュレータプログラムにおいては、簡単
に５０から１５０個に及ぶ。かくして、このようなエミ
ュレータの実行時間はどうしても遅くなる。
について上記の全ての動作を実行するには、エミュレー
タプログラム内で多くのホスト命令を必要する。例えば
、１つのターゲット・マシーンの命令を実行するのに必
要な命令は、エミュレータプログラムにおいては、簡単
に５０から１５０個に及ぶ。かくして、このようなエミ
ュレータの実行時間はどうしても遅くなる。
かくして、本発明の主な目的は、エミュレーション対象
がかなり早く、かつ、新規で経済的なエミュレータのア
ーキテクチャを提供することである。
がかなり早く、かつ、新規で経済的なエミュレータのア
ーキテクチャを提供することである。
［課題を達成するための手段及び作用］本発明に係るコ
・プロセッサ・エミュレータは、バスを介して密に結合
されたホスト・プロセサとエミュレータ・アシスト・ユ
ニットとメモリとからなる。このメモリはユーザプログ
ラムと制御プログラムとを含み、そのユーザプログラム
はエミュレーション対象のユーザ（即ち、ターゲット）
インストラクションのセットからの一連のユーザ・イン
ストラクションからなり、前記制御プログラムはホスト
・プロセサのインストラクションとエミュレータ・アシ
スト・ユニットのインストラクションとの混成である。
・プロセッサ・エミュレータは、バスを介して密に結合
されたホスト・プロセサとエミュレータ・アシスト・ユ
ニットとメモリとからなる。このメモリはユーザプログ
ラムと制御プログラムとを含み、そのユーザプログラム
はエミュレーション対象のユーザ（即ち、ターゲット）
インストラクションのセットからの一連のユーザ・イン
ストラクションからなり、前記制御プログラムはホスト
・プロセサのインストラクションとエミュレータ・アシ
スト・ユニットのインストラクションとの混成である。
動作的には、ホスト・プロセサは、前記ホスト・インス
トラクションを読んで実行し、また、前記エミュレータ
・アシスト・ユニットのインストラクションを読んで前
記エミュレータ・アシスト・ユニットに渡す。
トラクションを読んで実行し、また、前記エミュレータ
・アシスト・ユニットのインストラクションを読んで前
記エミュレータ・アシスト・ユニットに渡す。
これにより、ホスト・プロセサとエミュレータ・アシス
ト・ユニットとはエミュレータタスクを分ち合い、エミ
ュレータ・アシスト・ユニットはホストにとっては最も
困難なそれらのタスクを実行する。−例として、エミュ
レータ・アシスト・ユニットは、エミュレーション対象
の前記ユーザプログラムにおける次のユーザ・インスト
ラクションのフィールドを調べることと、その次のユー
ザ・インストラクションが動作するオペランドの前記メ
モリ内のメモリアドレスを生成することとによって前記
エミュレータ・アシスト・ユニットに応答するところの
、レジスタ及び制御とを有する。一方で、ホストはそれ
らのアドレスを使ってメモリからオペランドを読出し、
ユーザ・インストラクションにより指定された前記オペ
ランドに対してオペレーションを実行する。
ト・ユニットとはエミュレータタスクを分ち合い、エミ
ュレータ・アシスト・ユニットはホストにとっては最も
困難なそれらのタスクを実行する。−例として、エミュ
レータ・アシスト・ユニットは、エミュレーション対象
の前記ユーザプログラムにおける次のユーザ・インスト
ラクションのフィールドを調べることと、その次のユー
ザ・インストラクションが動作するオペランドの前記メ
モリ内のメモリアドレスを生成することとによって前記
エミュレータ・アシスト・ユニットに応答するところの
、レジスタ及び制御とを有する。一方で、ホストはそれ
らのアドレスを使ってメモリからオペランドを読出し、
ユーザ・インストラクションにより指定された前記オペ
ランドに対してオペレーションを実行する。
［実施例］
第１図を参照しながら、本発明に従ったエミュレーショ
ンを実行する好適な実施例に係るデータ処理システムを
説明する。このシステムは、ホストプロセッサ１０．バ
ス１１．アドレスデコーダ１２、エミュレータ・アシス
ト・ユニット１３゜入出力デバイス１４、そしてメモリ
１５を有する。これらは第１図に示されているように接
続されている。
ンを実行する好適な実施例に係るデータ処理システムを
説明する。このシステムは、ホストプロセッサ１０．バ
ス１１．アドレスデコーダ１２、エミュレータ・アシス
ト・ユニット１３゜入出力デバイス１４、そしてメモリ
１５を有する。これらは第１図に示されているように接
続されている。
１つの好適な実施例では、ホストプロセッサ１０はモト
ローラのＭＣ６８０３０という３２ビツトのプロセッサ
であり、バス１１はＭＣ６８０３０のための入出力信号
からなる。これらの入出力信号は、３２本のアドレスラ
インｌｌｂと３５本の制御ラインｌｌｃを含む。ＭＣ６
８０３０に関する背景の情報自体は、「モトローラのＭ
Ｃ６８０３０マイクロプロセツサユ一ザマニユアルｊ第
２版、番号０−１３−５６６９６９−３に含まれる。
ローラのＭＣ６８０３０という３２ビツトのプロセッサ
であり、バス１１はＭＣ６８０３０のための入出力信号
からなる。これらの入出力信号は、３２本のアドレスラ
インｌｌｂと３５本の制御ラインｌｌｃを含む。ＭＣ６
８０３０に関する背景の情報自体は、「モトローラのＭ
Ｃ６８０３０マイクロプロセツサユ一ザマニユアルｊ第
２版、番号０−１３−５６６９６９−３に含まれる。
メモリ１５にあるユーザプログラムが実行される間に、
第１図システムの１０〜１５の全要素がどのように動作
するかを考察する。このユーザプログラム１６は、その
各々がＭＣ６８０３０ホストプロセツサ１０とは全体的
に異なるフォーマットを有する一連のインストラクショ
ン１６ａからなる。１つの好適な実施例では、ユーザ・
インストラクションはインテルの８０Ｘ８６マイクロプ
ロセツサインストラクシヨンである。８０Ｘ８６に関す
る背景情報は、ｒインテルマイクロシステム素子ハンド
ブック１ （第１巻、２３０８４３−００１．１９８４
年）にあり、これは、カリフォルニア州すンタクララの
インテル株式会社から出ている。
第１図システムの１０〜１５の全要素がどのように動作
するかを考察する。このユーザプログラム１６は、その
各々がＭＣ６８０３０ホストプロセツサ１０とは全体的
に異なるフォーマットを有する一連のインストラクショ
ン１６ａからなる。１つの好適な実施例では、ユーザ・
インストラクションはインテルの８０Ｘ８６マイクロプ
ロセツサインストラクシヨンである。８０Ｘ８６に関す
る背景情報は、ｒインテルマイクロシステム素子ハンド
ブック１ （第１巻、２３０８４３−００１．１９８４
年）にあり、これは、カリフォルニア州すンタクララの
インテル株式会社から出ている。
比較のために、第２Ａ図はインテル系インストラクショ
ンのフォーマットを示し、第２Ｂ図はモトローラ系イン
ストラクションのフォーマットを示す。第２Ａ図を参照
すると、インテル８０Ｘ８６のインストラクションが２
ビツトの″ＭＯＤ″フィールドと、３ビツトの“ＲＥＧ
”フィールドと、３ビツトの″Ｒ／Ｍ″フィールドを有
していることが分り、これらが−緒になって、１つまた
は２つのオペランドの位置を指定する。第２Ｂ図と比較
してみると、かかるフィールドはモトローラ系のインス
トラクションには存在しないことが分る。更に、インテ
ル８０Ｘ８６系のインストラクションは、ＡＢ、ＢＸ、
ＣＸ、ＤＸ、ＢＰ、ＳＰ、ＤＩ、ＳＩ、ＥＳ、ＣＳ、Ｓ
Ｓ、ＤＳ、ＦＳと呼ばれるレジスタの内容を用いるので
あるが、これらのレジスタはモトローラ６８０３０のマ
イクロプロセッサには存在していない。また、インテル
８０Ｘ８６系のインストラクションのあるものは、イン
ストラクション結果を示すために、ある条件コードをセ
ットせしめる。これらの同じような条件コードは６８０
３０マイクロプロセツサにはない。
ンのフォーマットを示し、第２Ｂ図はモトローラ系イン
ストラクションのフォーマットを示す。第２Ａ図を参照
すると、インテル８０Ｘ８６のインストラクションが２
ビツトの″ＭＯＤ″フィールドと、３ビツトの“ＲＥＧ
”フィールドと、３ビツトの″Ｒ／Ｍ″フィールドを有
していることが分り、これらが−緒になって、１つまた
は２つのオペランドの位置を指定する。第２Ｂ図と比較
してみると、かかるフィールドはモトローラ系のインス
トラクションには存在しないことが分る。更に、インテ
ル８０Ｘ８６系のインストラクションは、ＡＢ、ＢＸ、
ＣＸ、ＤＸ、ＢＰ、ＳＰ、ＤＩ、ＳＩ、ＥＳ、ＣＳ、Ｓ
Ｓ、ＤＳ、ＦＳと呼ばれるレジスタの内容を用いるので
あるが、これらのレジスタはモトローラ６８０３０のマ
イクロプロセッサには存在していない。また、インテル
８０Ｘ８６系のインストラクションのあるものは、イン
ストラクション結果を示すために、ある条件コードをセ
ットせしめる。これらの同じような条件コードは６８０
３０マイクロプロセツサにはない。
上述のインテル８０Ｘ８６系のインストラクションとモ
トローラ６８０３０系のインストラクション間のこれら
の相違等のために、インテル系のインストラクションを
６８０３０系のソフトウェアプログラムによりエミュレ
ートすることは厄介である。もし６８０３０系インスト
ラクシヨンが用いられた場合に、インテル８０Ｘ８６系
のインストラクションの全ての異なるフィールドを調べ
、種々のオペランドアドレスを生成し、求められたオペ
レーションを実行して、条件コードをセットするように
した場合、それでは、全体的な実行時間はかなりスロー
なものとなる。
トローラ６８０３０系のインストラクション間のこれら
の相違等のために、インテル系のインストラクションを
６８０３０系のソフトウェアプログラムによりエミュレ
ートすることは厄介である。もし６８０３０系インスト
ラクシヨンが用いられた場合に、インテル８０Ｘ８６系
のインストラクションの全ての異なるフィールドを調べ
、種々のオペランドアドレスを生成し、求められたオペ
レーションを実行して、条件コードをセットするように
した場合、それでは、全体的な実行時間はかなりスロー
なものとなる。
しかしながら、第１図のシステムでは、この速度の問題
は、モトローラ系のホスト・プロセサ１０とメモリ１５
の制御プログラム１７と共に動作するエミュレータ・ア
シスト・ユニット１３により解消される。これらのシス
テム素子を用いることにより、インテル８０Ｘ８６系の
各々のインストラクション内のタスクは分割され、モト
ローラ６８０３０プロセツサは自身が効率的に行なうこ
とのできるタスクのみを実行するようにされ、エミュレ
ータアシストユニットは残りのタスクを効率的に実行す
るように設計されている。これらのタスクがどのように
分割されるかは、ホスト・プロセサ・インストラクショ
ンとエミュレータ・アシスト・ユニット・インストラク
ションの混合である制御プログラム１７により行なわれ
る。
は、モトローラ系のホスト・プロセサ１０とメモリ１５
の制御プログラム１７と共に動作するエミュレータ・ア
シスト・ユニット１３により解消される。これらのシス
テム素子を用いることにより、インテル８０Ｘ８６系の
各々のインストラクション内のタスクは分割され、モト
ローラ６８０３０プロセツサは自身が効率的に行なうこ
とのできるタスクのみを実行するようにされ、エミュレ
ータアシストユニットは残りのタスクを効率的に実行す
るように設計されている。これらのタスクがどのように
分割されるかは、ホスト・プロセサ・インストラクショ
ンとエミュレータ・アシスト・ユニット・インストラク
ションの混合である制御プログラム１７により行なわれ
る。
第１図の参照番号１７ａは個々のインストラクション及
びエミュレータアシストユニットのインストラクション
を示す。これらのインストラクション１７ａはホスト・
プロセサ１０により順番にメモリ１５から読み出される
。もし読み出されたインストラクションがモトローラ６
８０３０系インストラクシヨンのときは、そのときは、
ホスト・プロセサにより直接に実行される。逆に、もし
読み出されたインストラクションがエミュレータ・アシ
スト・ユニットのインストラクションである場合は、そ
れはホスト・プロセサによりエミュレータ・アシスト・
ユニット１３に渡されてそこで実行される。
びエミュレータアシストユニットのインストラクション
を示す。これらのインストラクション１７ａはホスト・
プロセサ１０により順番にメモリ１５から読み出される
。もし読み出されたインストラクションがモトローラ６
８０３０系インストラクシヨンのときは、そのときは、
ホスト・プロセサにより直接に実行される。逆に、もし
読み出されたインストラクションがエミュレータ・アシ
スト・ユニットのインストラクションである場合は、そ
れはホスト・プロセサによりエミュレータ・アシスト・
ユニット１３に渡されてそこで実行される。
第３図は、エミュレータ・アシスト・ユニット１３の構
成を詳細に説明する。このユニットはいくつかのレジス
タを含み、その名称、用法は以下のようである。
成を詳細に説明する。このユニットはいくつかのレジス
タを含み、その名称、用法は以下のようである。
ＩＰ：
このレジスタは、メモリ１５の実行されるべき現在また
は次のユーザ・インストラクションのアドレスを含む。
は次のユーザ・インストラクションのアドレスを含む。
Ｅ−ＰＲＥ：
このレジスタは、実行されている現在のユーザ・インス
トラクションのプレフィックスフィールド（あるならば
）を保持する。
トラクションのプレフィックスフィールド（あるならば
）を保持する。
Ｅ−ＯＰ ：
このレジスタは実行されつつある現在のユーザ・インス
トラクションのＯＰコードを保持する。
トラクションのＯＰコードを保持する。
Ｅ−ＥＡ：
このレジスタは実行されつつある現在のユーザインスト
ラクションの実効アドレス（ｅｆｆｅｃｔｉｖｅａｄｄ
ｒｅｓｓ）とＳＩＢタイプ（もしあるならば）を含む。
ラクションの実効アドレス（ｅｆｆｅｃｔｉｖｅａｄｄ
ｒｅｓｓ）とＳＩＢタイプ（もしあるならば）を含む。
Ｅ−ＲＥＧ：
このレジスタは前記実効アドレスレジスタのＴＴＴビッ
ト（もしあるならば）を保持する。
ト（もしあるならば）を保持する。
Ｅ−ＤＩＳＰ：
このレジスタは実行されつつある現在のユーザ・インス
トラクションの偏位（ｄＬｓｐｌａｃｅｍｅｎｔ） （
もしあるならば）を維持する。
トラクションの偏位（ｄＬｓｐｌａｃｅｍｅｎｔ） （
もしあるならば）を維持する。
Ｅ−ＤＡＴＡ：
このレジスタは実行されつつある現在のユーザ・インス
トラクションのイミーデイエート・データ（もしあるな
らば）を維持する。
トラクションのイミーデイエート・データ（もしあるな
らば）を維持する。
Ｅ−ＴＥＭＰ：
このレジスタはユーザ・インストラクションの実行中に
データを一時的に保持するのに使われる。
データを一時的に保持するのに使われる。
Ｅ−ＭＢＡＳＥ：
このレジスタはユーザプログラムが始まるメモリ１５中
のアドレスを保持する。
のアドレスを保持する。
Ｅ−ＳＲＣＩ ：
このレジスタは現在のユーザ・インストラクションの第
１のソースオペランドを保持する。
１のソースオペランドを保持する。
Ｅ−ＳＲＣｌ ：
このレジスタは現在実行中のユーザ・インストラクショ
ンに対する第２のソースオペランドを保持する。
ンに対する第２のソースオペランドを保持する。
Ｅ−ＲＥＳ：
このレジスタは現在実行中のユーザ・インストラクショ
ンの結果（ｒｅｓｕｌｔ）を保持する。
ンの結果（ｒｅｓｕｌｔ）を保持する。
ＡＸ、ＢＸ、ＣＸ、ＤＸ：
これらはバイトアドレッシング可能なレジスタで、イン
テル系のインストラクションがこれらのレジスタを選択
的に使って、データやデータを指すアドレスの一部を保
持する。
テル系のインストラクションがこれらのレジスタを選択
的に使って、データやデータを指すアドレスの一部を保
持する。
ＤＩ、ＳＩ、ＳＰ、ＢＰ：
これらのレジスタはユーザ・インストラクションによっ
て選択され、他のレジスタと結合されてオペランドのア
ドレスを形成する。
て選択され、他のレジスタと結合されてオペランドのア
ドレスを形成する。
ＳＰ：
このレジスタはユーザ・インストラクションのためのス
タックのメモリ１５内の開始位置をアドレスする。
タックのメモリ１５内の開始位置をアドレスする。
ＥＳ、ＣＳ、ＳＳ、ＤＳ：
これらのセグメントレジスタは、他のレジスタの内容と
結合されて、ユーザデータとユーザ・インストラクショ
ンのメモリ内のアドレスを形成する。
結合されて、ユーザデータとユーザ・インストラクショ
ンのメモリ内のアドレスを形成する。
Ｅ−ＦＬＡＧ：
このレジスタは、インテル８０Ｘ８６系のインストラク
ションの結果を示すためにセット／リセットされる条件
コードを保持する。このレジスタの色々なビットが次の
条件を示す。
ションの結果を示すためにセット／リセットされる条件
コードを保持する。このレジスタの色々なビットが次の
条件を示す。
ビット
０ ： オーバフロー
１ ： オーバフロー無し
２ ： 下／キャリー／超えも等しくもない３ ： 以
上７未満でない／キャリー無し４ ： 等しい／ゼロ ５ ： 不等号／ゼロでない ６ ： 以下／超えない ７ ： 超過／未満でも等しくもない ８ ： 符号付き ９ ： 符号無し Ａ ： パリティ／偶数パリティ Ｂ ： パリティ無し／奇数パリティ Ｃ： 未満／大きくも等しくもない Ｄ ＝ 小さくない／大きいか等しい Ｅ ： 小さいか等しい／大きくない Ｆ ： 小さくも等しくもない／大きいエミュレータ・
アシスト・ユニット１３に同じく含まれるものは、５つ
の加算器１３ａ〜１３ｅと、シフタ（ＳＨ）１３ｆと、
実効アドレス制御ロジック１３ｇと、インストラクショ
ン・デコーダ１３ｈと、条件コードロジック（ＣＣロジ
ック） １３１である。これらの素子１３ａ〜１３ｉは
、第３図に示されているように、エミュレータ・アシス
ト・ユニット・レジスタに内部接続されている。
上７未満でない／キャリー無し４ ： 等しい／ゼロ ５ ： 不等号／ゼロでない ６ ： 以下／超えない ７ ： 超過／未満でも等しくもない ８ ： 符号付き ９ ： 符号無し Ａ ： パリティ／偶数パリティ Ｂ ： パリティ無し／奇数パリティ Ｃ： 未満／大きくも等しくもない Ｄ ＝ 小さくない／大きいか等しい Ｅ ： 小さいか等しい／大きくない Ｆ ： 小さくも等しくもない／大きいエミュレータ・
アシスト・ユニット１３に同じく含まれるものは、５つ
の加算器１３ａ〜１３ｅと、シフタ（ＳＨ）１３ｆと、
実効アドレス制御ロジック１３ｇと、インストラクショ
ン・デコーダ１３ｈと、条件コードロジック（ＣＣロジ
ック） １３１である。これらの素子１３ａ〜１３ｉは
、第３図に示されているように、エミュレータ・アシス
ト・ユニット・レジスタに内部接続されている。
動作上、制御ロジック１３ｇはレジスタＥ−ＰＲＥ、Ｅ
−ＯＰ、Ｅ−ＥＡの内容を調べ、それらの内容とエミュ
レータ・アシストユニットのインストラクションに基づ
いて、ロジック１３ｇは信号５ＥＧＣＮＴＬ、ＩＣＮＴ
Ｌ、ＤＣＮＴＬ、ＲＣＮＴＬを生成する。５ＥＧＣＮＴ
Ｌ信号はセグメントレジスタＥＳ、ＣＳ、ＳＳ、ＤＳ、
ＦＳ。
−ＯＰ、Ｅ−ＥＡの内容を調べ、それらの内容とエミュ
レータ・アシストユニットのインストラクションに基づ
いて、ロジック１３ｇは信号５ＥＧＣＮＴＬ、ＩＣＮＴ
Ｌ、ＤＣＮＴＬ、ＲＣＮＴＬを生成する。５ＥＧＣＮＴ
Ｌ信号はセグメントレジスタＥＳ、ＣＳ、ＳＳ、ＤＳ、
ＦＳ。
ＧＳのいずれか１つの内容を加算器１３ａに渡す。Ｉ
ＣＮＴＬ信号はインデックスレジスタＤＩ、ＳＩの１つ
の内容を加算器１３ｂに渡す。ＤＣＮＴＬ信号はレジス
タＡＸ、ＢＸ、ＣＸ、ＤＸ、ＩＰ、ＢＰの１つの内容を
加算器１３ｂとシフタ１３ｆに渡す。
ＣＮＴＬ信号はインデックスレジスタＤＩ、ＳＩの１つ
の内容を加算器１３ｂに渡す。ＤＣＮＴＬ信号はレジス
タＡＸ、ＢＸ、ＣＸ、ＤＸ、ＩＰ、ＢＰの１つの内容を
加算器１３ｂとシフタ１３ｆに渡す。
上記選択されたレジスタの内容の全ては素子１３ａ〜１
３ｆにより結合されて、加算器１３ｅにおいて、インテ
ル８０Ｘ８６系のインストラクションとそのオペランド
のメモリアドレスを形成する。オペランドアドレスは前
述した２ビツトのＭＯＤフーイールド、３ビツトのＲＥ
Ｇフィールド。
３ｆにより結合されて、加算器１３ｅにおいて、インテ
ル８０Ｘ８６系のインストラクションとそのオペランド
のメモリアドレスを形成する。オペランドアドレスは前
述した２ビツトのＭＯＤフーイールド、３ビツトのＲＥ
Ｇフィールド。
３ビツトのＲ／Ｍフィールドにより指定される。
このアドレシングはモトローラのホスト・プロセサのオ
ペランドのメモリアドレスを形成するやり方とは完全に
異なる。かくして、エミュレータ・アシスト・ユニット
１３はモトローラ系のインストラクションの１つ以上の
単純な拡張を提供する。その代りに、これは、モトロー
ラの６８０３０プロセツサでは効率良くエミュレートす
ることはできない新たなコンピュータアーキテクチャ（
即ち、インテル８０Ｘ８６アーキテクチヤ）を提供する
ものとなる。
ペランドのメモリアドレスを形成するやり方とは完全に
異なる。かくして、エミュレータ・アシスト・ユニット
１３はモトローラ系のインストラクションの１つ以上の
単純な拡張を提供する。その代りに、これは、モトロー
ラの６８０３０プロセツサでは効率良くエミュレートす
ることはできない新たなコンピュータアーキテクチャ（
即ち、インテル８０Ｘ８６アーキテクチヤ）を提供する
ものとなる。
インストラクションデコーダ１３ｈは入力としてエミュ
レータ・アシスト・ユニットのインストラクションを受
け、これに応答して、デコーダは制御信号ｌＮ５ＴＣＮ
ＴＬ、Ｃ５ＣＮＴＬ、ＤＣＮＴＬＤＣＮＴＬ、ＩＰＣＮ
ＴＬを生成する。信号ｌＮ５ＣＮＴＬは８０Ｘ８６系の
インストラクションの対応部分をレジスタＥ−ＰＲＥ、
Ｅ−ＯＰ、Ｅ−ＥＡにロードする。Ｃ３ＣＮＴＬ信号は
ＣＳレジスタの内容を加算器１３ａに渡す、ＤＣＮＴＬ
信号は８０Ｘ８６系のインストラクションのディスプレ
ースメント（ＤＩＳＰ）とデータ部分をレジスタＥ−Ｄ
ＩＳＰ、Ｅ−ＤＡＴＡにロードする。信号Ｉ ＰＣＮＴ
ＬはＩＰレジスタの内容を加算器１３ｂに渡す。同様に
して、条件コードロジック１３ｉはレジスタＥ−ＲＥＳ
、Ｅ−８ＲＣＩ 、Ｅ−ＳＲＣ□の内容を調べる。そし
て、エミュレータ・アシスト・ユニットのインストラク
ションに応答して、このロジックは条件コードをＥ−Ｆ
ＬＡＧにセットするための制御信号ＣＣＣＮＴＬを発生
する。ここで、再び、これらの仕事はホスト・プロセサ
によっては効率良く行なうことはできないということを
言っておく。
レータ・アシスト・ユニットのインストラクションを受
け、これに応答して、デコーダは制御信号ｌＮ５ＴＣＮ
ＴＬ、Ｃ５ＣＮＴＬ、ＤＣＮＴＬＤＣＮＴＬ、ＩＰＣＮ
ＴＬを生成する。信号ｌＮ５ＣＮＴＬは８０Ｘ８６系の
インストラクションの対応部分をレジスタＥ−ＰＲＥ、
Ｅ−ＯＰ、Ｅ−ＥＡにロードする。Ｃ３ＣＮＴＬ信号は
ＣＳレジスタの内容を加算器１３ａに渡す、ＤＣＮＴＬ
信号は８０Ｘ８６系のインストラクションのディスプレ
ースメント（ＤＩＳＰ）とデータ部分をレジスタＥ−Ｄ
ＩＳＰ、Ｅ−ＤＡＴＡにロードする。信号Ｉ ＰＣＮＴ
ＬはＩＰレジスタの内容を加算器１３ｂに渡す。同様に
して、条件コードロジック１３ｉはレジスタＥ−ＲＥＳ
、Ｅ−８ＲＣＩ 、Ｅ−ＳＲＣ□の内容を調べる。そし
て、エミュレータ・アシスト・ユニットのインストラク
ションに応答して、このロジックは条件コードをＥ−Ｆ
ＬＡＧにセットするための制御信号ＣＣＣＮＴＬを発生
する。ここで、再び、これらの仕事はホスト・プロセサ
によっては効率良く行なうことはできないということを
言っておく。
エミュレータ・アシスト・ユニット１３に含まれるもの
はバスインターフェースロジック１３ｊである。それは
、コ・プロセッサとしてバス１１上で情報を送受するの
に必要な種々のレジスタや制御からなる。このバス・イ
ンターフェース・ロジック１３Ｊは、これが、ＭＣ６８
０３０のコ・プロセッサのインターフェース要求仕様（
これは前述したＭＣ６８０３０ユーザマニユアルに与え
られている）を満たすものである限りは、いかなる構成
をも許容する。このインターフェース・ロジック１３Ｊ
を通して、エミュレータ・アシスト・ユニット１３はモ
トローラのホスト・プロセサに密に結合されている。特
に、情報は、ホスト・プロセサ１０．エミュレータ・ア
シスト・ユニット１３．メモリ１５間で、１つのインス
トラクションを介してホストによるいかなる割り込みも
必要とせずに、やり取りされる。
はバスインターフェースロジック１３ｊである。それは
、コ・プロセッサとしてバス１１上で情報を送受するの
に必要な種々のレジスタや制御からなる。このバス・イ
ンターフェース・ロジック１３Ｊは、これが、ＭＣ６８
０３０のコ・プロセッサのインターフェース要求仕様（
これは前述したＭＣ６８０３０ユーザマニユアルに与え
られている）を満たすものである限りは、いかなる構成
をも許容する。このインターフェース・ロジック１３Ｊ
を通して、エミュレータ・アシスト・ユニット１３はモ
トローラのホスト・プロセサに密に結合されている。特
に、情報は、ホスト・プロセサ１０．エミュレータ・ア
シスト・ユニット１３．メモリ１５間で、１つのインス
トラクションを介してホストによるいかなる割り込みも
必要とせずに、やり取りされる。
第４図は、エミュレータ・アシスト・ユニット１３がエ
ミエレーション過程で、ホスト・プロセッサ１０や制御
プログラム１７と協同するときのタイミングチャートを
示す。
ミエレーション過程で、ホスト・プロセッサ１０や制御
プログラム１７と協同するときのタイミングチャートを
示す。
先ず、時刻ｔ、において示されているように、ホストコ
ンピュータプログラム１０は制御プログラム１７からの
インストラクションを読む。
ンピュータプログラム１０は制御プログラム１７からの
インストラクションを読む。
Ｅ″で添字されたインストラクションは、全て、それが
エミュレータ・アシスト・ユニット１３のためのもので
あることを示している。時刻ｔ１において、ホスト・プ
ロセサ１０はＥ−ＤＥＣＯＤＥインストラクションをエ
ミュレータ・アシスト・ユニット１３に渡す。このＥ−
ＤＥＣＯＤＥインストラクションを受けると、エミュレ
ータ・アシスト・ユニット１３は、ユーザプログラム１
６において実行されることになるインテル８０２８６の
次のインストラクションのメモリアドレスを計算する。
エミュレータ・アシスト・ユニット１３のためのもので
あることを示している。時刻ｔ１において、ホスト・プ
ロセサ１０はＥ−ＤＥＣＯＤＥインストラクションをエ
ミュレータ・アシスト・ユニット１３に渡す。このＥ−
ＤＥＣＯＤＥインストラクションを受けると、エミュレ
ータ・アシスト・ユニット１３は、ユーザプログラム１
６において実行されることになるインテル８０２８６の
次のインストラクションのメモリアドレスを計算する。
そしてそのアドレスをホスト・プロセサに送る。このメ
モリアドレスを計算するに際し、デコードロジック１３
ｈは、レジスタＩＰとＣ８の内容をエミュレータ・アシ
スト・ユニットの加算器を通じてＥ−ＭＢＡＳＥレジス
タの内容と共に渡す。
モリアドレスを計算するに際し、デコードロジック１３
ｈは、レジスタＩＰとＣ８の内容をエミュレータ・アシ
スト・ユニットの加算器を通じてＥ−ＭＢＡＳＥレジス
タの内容と共に渡す。
次に、ホスト・プロセサ１０は上記アドレスを使ってメ
モリ１５からインテル系のインストラクション１６ａを
取出す。そのインテル系のインストラクションはそれか
らホスト・プロセサ１０によってエミュレータ・アシス
ト・ユニット１３に送られる。インテル系のインストラ
クションを受けると、エミュレータ・アシスト・ユ゛ニ
ット１３はそれを次のように分割する。そのインストラ
クションのＯＰココ一部分はＥ−ＯＰレジスタに行＜、
ＭＯＤ、Ｒ／Ｍ、ＳＩＢフィールドはＥ−ＥＡレジスタ
に行く、インストラクションのディスプレースメント部
分（もしあるならば）はＥ−ＤＩＳＰレジスタに行く、
そのインストラクションのイミーデイエート・データ部
分（もしあるならば）はＥ−ＤＡＴＡレジスタに行く。
モリ１５からインテル系のインストラクション１６ａを
取出す。そのインテル系のインストラクションはそれか
らホスト・プロセサ１０によってエミュレータ・アシス
ト・ユニット１３に送られる。インテル系のインストラ
クションを受けると、エミュレータ・アシスト・ユ゛ニ
ット１３はそれを次のように分割する。そのインストラ
クションのＯＰココ一部分はＥ−ＯＰレジスタに行＜、
ＭＯＤ、Ｒ／Ｍ、ＳＩＢフィールドはＥ−ＥＡレジスタ
に行く、インストラクションのディスプレースメント部
分（もしあるならば）はＥ−ＤＩＳＰレジスタに行く、
そのインストラクションのイミーデイエート・データ部
分（もしあるならば）はＥ−ＤＡＴＡレジスタに行く。
そのインストラクションのプレフィックス部分（もしあ
るならば）はＥ−ＰＲＨに行く。
るならば）はＥ−ＰＲＨに行く。
次に、を雪において、ホスト・プロセサ１０は制御プロ
グラム１７からのもう１つのインストラクションを読む
、このインストラクションはＥでプレフィックスされる
。そして、それはエミュレータ・アシスト・ユニット１
３に渡される。そこにおいて、そのインストラクション
は、Ｅ−ＯＰレジスタのホストへの転送を要求するよう
に、デコードロジック１３ｈによってデコードされる。
グラム１７からのもう１つのインストラクションを読む
、このインストラクションはＥでプレフィックスされる
。そして、それはエミュレータ・アシスト・ユニット１
３に渡される。そこにおいて、そのインストラクション
は、Ｅ−ＯＰレジスタのホストへの転送を要求するよう
に、デコードロジック１３ｈによってデコードされる。
そして、Ｅ−ＯＰレジスタがバスインターフェースロジ
ック１３Ｊに転送され、このロジックがレジスタＥ−Ｏ
Ｐを代ってホストに戻すように、工Ｎ５ＣＮＴＬ信号が
発生される。
ック１３Ｊに転送され、このロジックがレジスタＥ−Ｏ
Ｐを代ってホストに戻すように、工Ｎ５ＣＮＴＬ信号が
発生される。
次に、時刻ｔ３において、ホスト・プロセサ１０は、Ｊ
ＵＭＰ指令であるところのもう１つの制御プログラムイ
ンストラクションを読出す。このＪＵＭＰはホスト・プ
ロセサ１０において実行される。そして、それはホスト
・プロセサ１０に、そのレジスタＤ、（今や、インテル
のＯＰコードを含んでいる）の内容を使ってメモリアド
レスを生成させる。そして、そのアドレスのメモリ１５
の内容を読出す。そして、そのプログラムカウンタをメ
モリから読んだ通りの場所に変えることによりジャンプ
する。これにより、各々異なるインテル系のＯＰコード
は制御プログラム１７における対応する異なる場所にジ
ャンプを起こさせることができる。
ＵＭＰ指令であるところのもう１つの制御プログラムイ
ンストラクションを読出す。このＪＵＭＰはホスト・プ
ロセサ１０において実行される。そして、それはホスト
・プロセサ１０に、そのレジスタＤ、（今や、インテル
のＯＰコードを含んでいる）の内容を使ってメモリアド
レスを生成させる。そして、そのアドレスのメモリ１５
の内容を読出す。そして、そのプログラムカウンタをメ
モリから読んだ通りの場所に変えることによりジャンプ
する。これにより、各々異なるインテル系のＯＰコード
は制御プログラム１７における対応する異なる場所にジ
ャンプを起こさせることができる。
１つの特別な例として、第４図は、ＯＰコードがインテ
ル系のＡＤＤインストラクションである場合に起こる分
岐を図示する。その場合に、制御プログラムの次のイン
ストラクション（それは時刻ｔ４に実行される）はエミ
ュレータ・アシスト・ユニット１３に対するものである
。このインストラクションに応答して、エミュレータ・
アシスト・ユニット１３はインテル系のＡＤＤインスト
ラクションが必要とする１つのオペランドのメモリアド
レスを計算する。このメモリアドレスを計算するために
、実効アドレスの制御ロジック１３ｇは、しかるべきレ
ジスタの内容が加算器１３ａ〜１３ｔを通じて渡される
ように、制御信号５ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮ
ＴＬ、ＲＣＮＴＬＳを発生する。加算器１３ｅからの結
果としてのアドレスはホスト・プロセサ１０に送られ、
そこで、ホスト・プロセサ１０はメモリ１５からオペラ
ンドを取出して、それをエミュレータ・アシスト・ユニ
ット１３に返す。そこでは、そのオペランドはバイトが
スワップされ、符号が拡張されて、その結果がレジスタ
Ｅ−ＴＥＭＰに格納される。
ル系のＡＤＤインストラクションである場合に起こる分
岐を図示する。その場合に、制御プログラムの次のイン
ストラクション（それは時刻ｔ４に実行される）はエミ
ュレータ・アシスト・ユニット１３に対するものである
。このインストラクションに応答して、エミュレータ・
アシスト・ユニット１３はインテル系のＡＤＤインスト
ラクションが必要とする１つのオペランドのメモリアド
レスを計算する。このメモリアドレスを計算するために
、実効アドレスの制御ロジック１３ｇは、しかるべきレ
ジスタの内容が加算器１３ａ〜１３ｔを通じて渡される
ように、制御信号５ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮ
ＴＬ、ＲＣＮＴＬＳを発生する。加算器１３ｅからの結
果としてのアドレスはホスト・プロセサ１０に送られ、
そこで、ホスト・プロセサ１０はメモリ１５からオペラ
ンドを取出して、それをエミュレータ・アシスト・ユニ
ット１３に返す。そこでは、そのオペランドはバイトが
スワップされ、符号が拡張されて、その結果がレジスタ
Ｅ−ＴＥＭＰに格納される。
次に、時刻ｔ６において、制御プログラムのもう１つの
インストラクションがホスト・プロセサ１０により取出
される。このインストラクションはエミュレータ・アシ
スト・ユニット１３に渡される。そして、エミュレータ
・アシスト・ユニット１３は、レジスタＥ−ＴＥＭＰの
内容をホスト・プロセサ１０に渡し、且つレジスタＥ−
ＴＥＭＰの内容をレジスタＥＳＲＣ＋に置くことにより
、そのインストラクションを実行する。
インストラクションがホスト・プロセサ１０により取出
される。このインストラクションはエミュレータ・アシ
スト・ユニット１３に渡される。そして、エミュレータ
・アシスト・ユニット１３は、レジスタＥ−ＴＥＭＰの
内容をホスト・プロセサ１０に渡し、且つレジスタＥ−
ＴＥＭＰの内容をレジスタＥＳＲＣ＋に置くことにより
、そのインストラクションを実行する。
次に、時刻ｔ６において、制御プログラムのもう１つの
インストラクションがホスト・プロセサ１０から読出さ
れ、続いて、そのインストラクションはエミュレータ・
アシスト・ユニット１３に渡される。これに応答して、
デコードロジック１３ｈは、インテル系のインストラク
ションが行なうように、レジスタＡＸ、ＢＸ、ＣＸ、Ｄ
Ｘの１つの内容を選択する。そして、それは当該レジス
タをホストに送り戻す。また、その選択されたレジスタ
の内容はレジスタＥ−５ＲＣ，に置かれる。
インストラクションがホスト・プロセサ１０から読出さ
れ、続いて、そのインストラクションはエミュレータ・
アシスト・ユニット１３に渡される。これに応答して、
デコードロジック１３ｈは、インテル系のインストラク
ションが行なうように、レジスタＡＸ、ＢＸ、ＣＸ、Ｄ
Ｘの１つの内容を選択する。そして、それは当該レジス
タをホストに送り戻す。また、その選択されたレジスタ
の内容はレジスタＥ−５ＲＣ，に置かれる。
次に、時刻ｔ、において、ホスト・プロセサ１０は制御
プログラムのもう１つのインストラクションを読出す。
プログラムのもう１つのインストラクションを読出す。
この時刻はそれ自身の実効のためである。このインスト
ラクションにより、ホスト・プロセサ１０はレジスタＤ
ｏ、Ｄ＋の内容を加算し、結果をＤｏに入れる。このオ
ペレーションにより現在エミュレーションされつつある
イン−、チル系インストラクションにより指定された加
算を実行する。
ラクションにより、ホスト・プロセサ１０はレジスタＤ
ｏ、Ｄ＋の内容を加算し、結果をＤｏに入れる。このオ
ペレーションにより現在エミュレーションされつつある
イン−、チル系インストラクションにより指定された加
算を実行する。
次に時刻ｔ、において、ホスト・プロセサ１０は制御プ
ログラムのもう１つのインストラクションを読出す、そ
して、ホスト・プロセサｌＯはレジスタＤ０の内容をエ
ミュレータ・アシスト・ユニット１３に送ると、このエ
ミユレータ・アシスト・ユニット１３は代りに、そのデ
ータをレジスタＥ−ＴＥＭＰとＥ−ＲＥＳに格納する。
ログラムのもう１つのインストラクションを読出す、そ
して、ホスト・プロセサｌＯはレジスタＤ０の内容をエ
ミュレータ・アシスト・ユニット１３に送ると、このエ
ミユレータ・アシスト・ユニット１３は代りに、そのデ
ータをレジスタＥ−ＴＥＭＰとＥ−ＲＥＳに格納する。
次に時刻ｔ９において、ホスト・プロセサ１゜は制御プ
ログラムのもう１つのインストラクションを読出して、
それを実行のためにエミュレータ・アシスト・ユニット
１３に送る。そして、エミュレータ・アシスト・ユニッ
ト１３内の実効アドレス制御ロジック１３ｇが制御信号
５ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮＴＬ、ＲＣＮＴＬ
Ｓを発生すると、メモリアドレスが加算器１３ｅの出力
に発生される。このアドレスはインテル系のＡＤＤイン
ストラクションの結果が格納されるべき場所である。そ
のアドレスはバイトスワップされた加算結果と同様に、
エミュレータ・アシスト・ユニット１３により、ホスト
・プロセサ１０に渡される０代りに、ホスト・プロセサ
１０はバイトスワップされた加算結果をその指定された
位置のメモリに書込む。
ログラムのもう１つのインストラクションを読出して、
それを実行のためにエミュレータ・アシスト・ユニット
１３に送る。そして、エミュレータ・アシスト・ユニッ
ト１３内の実効アドレス制御ロジック１３ｇが制御信号
５ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮＴＬ、ＲＣＮＴＬ
Ｓを発生すると、メモリアドレスが加算器１３ｅの出力
に発生される。このアドレスはインテル系のＡＤＤイン
ストラクションの結果が格納されるべき場所である。そ
のアドレスはバイトスワップされた加算結果と同様に、
エミュレータ・アシスト・ユニット１３により、ホスト
・プロセサ１０に渡される０代りに、ホスト・プロセサ
１０はバイトスワップされた加算結果をその指定された
位置のメモリに書込む。
次に、時刻ｔ、。において、ホスト・プロセサ１０は制
御プログラムのもう１つのインストラクションを読出し
、それをエミュレータ・アシスト・ユニット１３に送る
。応答的に、条件コードロジック１３ｉは、レジスタＥ
−ＲＥＳ、Ｅ−５ＲＣＩ 、Ｅ−ＳＲＣ！の内容を使っ
て、Ｅ−ＦＬＡＧレジスタ内に標識をセットして、それ
らがインテル系のＡＤＤインストラクションの結果を反
映するようにする。
御プログラムのもう１つのインストラクションを読出し
、それをエミュレータ・アシスト・ユニット１３に送る
。応答的に、条件コードロジック１３ｉは、レジスタＥ
−ＲＥＳ、Ｅ−５ＲＣＩ 、Ｅ−ＳＲＣ！の内容を使っ
て、Ｅ−ＦＬＡＧレジスタ内に標識をセットして、それ
らがインテル系のＡＤＤインストラクションの結果を反
映するようにする。
最後に、ホスト・プロセサ１０は制御プログラムのもう
１つのインストラクションを読出す。このインストラク
ションは、ホスト・プロセサ１０をして、時刻ｔ１にお
いて実行された制御プログラムの最初にジャンプして戻
らせしめる。その後、上述のｔｌ、ｔｉ 、ｔｓのシー
ケンスが繰返されて、エミュレーションされるべき次の
インテル系のインストラクションを取出して、セットア
ツプする。そして、時刻ｔ、におけるジャンプは、その
次のインテル系のインストラクションをエミュレーショ
ンするために、ホスト・プロセサ１０とエミュレータ・
アシスト・ユニット１３の間のタスクを分割するところ
の制御プログラム１７のその部分に対してである。
１つのインストラクションを読出す。このインストラク
ションは、ホスト・プロセサ１０をして、時刻ｔ１にお
いて実行された制御プログラムの最初にジャンプして戻
らせしめる。その後、上述のｔｌ、ｔｉ 、ｔｓのシー
ケンスが繰返されて、エミュレーションされるべき次の
インテル系のインストラクションを取出して、セットア
ツプする。そして、時刻ｔ、におけるジャンプは、その
次のインテル系のインストラクションをエミュレーショ
ンするために、ホスト・プロセサ１０とエミュレータ・
アシスト・ユニット１３の間のタスクを分割するところ
の制御プログラム１７のその部分に対してである。
上述のように、インテル８０Ｘ８６系インストラクシヨ
ンをエミュレーションするタスクを分割することにより
、エミュレータ・アシスト・ユニット１３の複雑さは、
エミュレータ・アシスト・ユニット１３がそのエミュレ
ーションのタスクの全てを実行するとしたら必要となる
であろう複雑さよりも、かなり減少されている。例えば
、エミュレータ・アシスト・ユニット１３は、ホスト・
プロセサ１０にあるような、インテル８０Ｘ８６のＯＰ
コードにより指定された動作を実行する演算論理回路の
複製をもつ必要はない。また、エミュレータ・アシスト
・ユニット１３は、メモリ１５とインターフェースする
のに必要な、ホスト・プロセサ１０の制御回路やレジス
タのいかなるものの複製ももつ必要はない。
ンをエミュレーションするタスクを分割することにより
、エミュレータ・アシスト・ユニット１３の複雑さは、
エミュレータ・アシスト・ユニット１３がそのエミュレ
ーションのタスクの全てを実行するとしたら必要となる
であろう複雑さよりも、かなり減少されている。例えば
、エミュレータ・アシスト・ユニット１３は、ホスト・
プロセサ１０にあるような、インテル８０Ｘ８６のＯＰ
コードにより指定された動作を実行する演算論理回路の
複製をもつ必要はない。また、エミュレータ・アシスト
・ユニット１３は、メモリ１５とインターフェースする
のに必要な、ホスト・プロセサ１０の制御回路やレジス
タのいかなるものの複製ももつ必要はない。
また、上述のように、エミュ・レーションのタスクを分
割することにより、実行速度において、ホストのソフト
ウェアでもってエミュレーションを全体的に実行するこ
とにより得られるよりも、実質的な速度の向上が得られ
る。例えば、インテル８０Ｘ８６のＡＤＤインストラク
ションが第４図で説明したように実行される場合は、全
部で丁度１１個のホストアシストユニットのインストラ
クションが必要となる。それに対し、同じインテル８０
Ｘ８６のＡＤＤインストラクションをモトロラ６８０３
０のホストソフトウェアだけでエミュレーションする場
合は、２００を超えるＭＣ６８０３０インストラクシヨ
ンが必要となろう。
割することにより、実行速度において、ホストのソフト
ウェアでもってエミュレーションを全体的に実行するこ
とにより得られるよりも、実質的な速度の向上が得られ
る。例えば、インテル８０Ｘ８６のＡＤＤインストラク
ションが第４図で説明したように実行される場合は、全
部で丁度１１個のホストアシストユニットのインストラ
クションが必要となる。それに対し、同じインテル８０
Ｘ８６のＡＤＤインストラクションをモトロラ６８０３
０のホストソフトウェアだけでエミュレーションする場
合は、２００を超えるＭＣ６８０３０インストラクシヨ
ンが必要となろう。
更に、比較を行なうために、インテル８０Ｘ８６のＡＤ
Ｄインストラクションのタスクが第４図に示したように
ホスト・プロセサｌＯとエミュレータ・アシスト・ユニ
ット１３の間で分割されてはいるものの、ユニット１３
はコ・プロセサとしてではなく、ホスト・プロセサ１０
と割り込みでやり取りをするＩ１０デバイスとして動作
するように修正された場合を想定しよう。このような場
合は、エミュレータ・アシスト・ユニット１３が情報を
ホスト・プロセサ１０に転送する度に、ホスト・プロセ
サ１０は、割り込みをかけている全てのデバイスを識別
し、それから順番に割り込みにサービスするような割り
込みプログラムの実行を余儀なくされるであろう。この
ような割り込みサービスは各々、モトローラ６８０３０
インストラクシヨンを５つ必要とし、第４図のＡＤＤに
おいては、９個の上述のデータ転送は発生するであろう
。
Ｄインストラクションのタスクが第４図に示したように
ホスト・プロセサｌＯとエミュレータ・アシスト・ユニ
ット１３の間で分割されてはいるものの、ユニット１３
はコ・プロセサとしてではなく、ホスト・プロセサ１０
と割り込みでやり取りをするＩ１０デバイスとして動作
するように修正された場合を想定しよう。このような場
合は、エミュレータ・アシスト・ユニット１３が情報を
ホスト・プロセサ１０に転送する度に、ホスト・プロセ
サ１０は、割り込みをかけている全てのデバイスを識別
し、それから順番に割り込みにサービスするような割り
込みプログラムの実行を余儀なくされるであろう。この
ような割り込みサービスは各々、モトローラ６８０３０
インストラクシヨンを５つ必要とし、第４図のＡＤＤに
おいては、９個の上述のデータ転送は発生するであろう
。
第５Ａ図、第５Ｂ図は、実効アドレス制御ロジック１３
ｇがどのように動作するかの詳細を付加的に示している
。特に、第５Ａ図は、インテル８０２８６インストラク
シヨンのＲ／Ｍフィールドにおける色々なビットの組合
せを示すとともに、それが選択する対応レジスタを示し
ている。第５Ｂ図は、インテル８０２８６インストラク
シヨンのＭＯＤフィールドにおける色々なビットの組合
せを示すと共に、それが第５Ａ図のレジスタにどのよう
に影響を与えるかを示している。第５Ｃ図は、インテル
８０２８６インストラクシヨンのＲＥＧフィールドにお
ける色々なビットの組合せを示すと共に、それがどのよ
うにインテルのレジスタを選択するかを示している。第
５Ｄ図はインテル８０２８６のセグメントレジスタがど
のように選択されるかを示す。これらのレジスタ選択の
全ては実効アドレス制御ロジック１３ｇによりなされる
。このロジックは組合せロジック回路を用いて、Ｅ−Ｐ
ＲＥ、Ｅ−ＯＰ、Ｅ−ＥＡレジスタ内のＲ／Ｍ、ＭＯＤ
、ＲＥＧフィールドをデコードし、応答的に、適当な５
ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮＴＬ、ＲＣＮＴＬと
いう制御信号を生成して、正しいレジスタが加算器１３
ａ〜１３ｅに渡されるようにする。これらのロジック回
路は例えば、プログラム可能なロジックアレーであって
もよい。同様に、制御回路１３ｉ、１３ｈはプログラム
可能なロジックアレーからなっていてもよい。
ｇがどのように動作するかの詳細を付加的に示している
。特に、第５Ａ図は、インテル８０２８６インストラク
シヨンのＲ／Ｍフィールドにおける色々なビットの組合
せを示すとともに、それが選択する対応レジスタを示し
ている。第５Ｂ図は、インテル８０２８６インストラク
シヨンのＭＯＤフィールドにおける色々なビットの組合
せを示すと共に、それが第５Ａ図のレジスタにどのよう
に影響を与えるかを示している。第５Ｃ図は、インテル
８０２８６インストラクシヨンのＲＥＧフィールドにお
ける色々なビットの組合せを示すと共に、それがどのよ
うにインテルのレジスタを選択するかを示している。第
５Ｄ図はインテル８０２８６のセグメントレジスタがど
のように選択されるかを示す。これらのレジスタ選択の
全ては実効アドレス制御ロジック１３ｇによりなされる
。このロジックは組合せロジック回路を用いて、Ｅ−Ｐ
ＲＥ、Ｅ−ＯＰ、Ｅ−ＥＡレジスタ内のＲ／Ｍ、ＭＯＤ
、ＲＥＧフィールドをデコードし、応答的に、適当な５
ＥＧＣＮＴＬ、ＩＣＮＴＬ、ＤＣＮＴＬ、ＲＣＮＴＬと
いう制御信号を生成して、正しいレジスタが加算器１３
ａ〜１３ｅに渡されるようにする。これらのロジック回
路は例えば、プログラム可能なロジックアレーであって
もよい。同様に、制御回路１３ｉ、１３ｈはプログラム
可能なロジックアレーからなっていてもよい。
本件発明の好適な実施例はかくして詳細に説明されてき
た。しかしながら、更に多くの変更や修正を本件発明の
要旨から離れることなくてなすことは可能である。例え
ば、エミュレーションされるべきコンピュータはインテ
ルの８０Ｘ８６に限られない。他の多くのコンピュータ
も第１図システムによりエミュレーションが可能である
。エミュレーションされるべき新たなインストラクショ
ンセットに対して１、第３図に示したレジスタや制御の
詳細はその新たなインストラクションに適合するように
変更されよう、しかし、タスクが分割される態様は同じ
である。
た。しかしながら、更に多くの変更や修正を本件発明の
要旨から離れることなくてなすことは可能である。例え
ば、エミュレーションされるべきコンピュータはインテ
ルの８０Ｘ８６に限られない。他の多くのコンピュータ
も第１図システムによりエミュレーションが可能である
。エミュレーションされるべき新たなインストラクショ
ンセットに対して１、第３図に示したレジスタや制御の
詳細はその新たなインストラクションに適合するように
変更されよう、しかし、タスクが分割される態様は同じ
である。
また、ホスト・プロセサ１０は６８０３０である必要は
ない、それは、コー・プロセサインターフェースを有し
、エミュレータ・アシスト・ユニットとの間で処理に割
り込むことなくデータ転送が可能なものであれば、いか
なるプロセサであってもよい。モトローラ６８０３０で
は、かかるデータ転送は第６図のフォーマットを有する
インストラクションにより開始される。最初の１６ビツ
トワードのビット１５乃至１２が１１１１であれば、そ
れは、そのインストラクションがホストよりもむしろエ
ミュレータ・アシスト・ユニット１３に対してのもので
あることを示す。第２の１６ビツトワードの全ビットは
エミュレータ・アシスト・ユニットが行なうべき実際の
タスクを指定する。これらのタスクはエミュレータのデ
ザイナにより指定され、オプションの第３の１６ビツト
ワードはそのタスクに用いられる付加的な情報を特定す
るのに使われる。これらの全ては、第４図で“Ｅ”とプ
レフィックスされたインストラクションがどのように実
現されているかの単なる例である。
ない、それは、コー・プロセサインターフェースを有し
、エミュレータ・アシスト・ユニットとの間で処理に割
り込むことなくデータ転送が可能なものであれば、いか
なるプロセサであってもよい。モトローラ６８０３０で
は、かかるデータ転送は第６図のフォーマットを有する
インストラクションにより開始される。最初の１６ビツ
トワードのビット１５乃至１２が１１１１であれば、そ
れは、そのインストラクションがホストよりもむしろエ
ミュレータ・アシスト・ユニット１３に対してのもので
あることを示す。第２の１６ビツトワードの全ビットは
エミュレータ・アシスト・ユニットが行なうべき実際の
タスクを指定する。これらのタスクはエミュレータのデ
ザイナにより指定され、オプションの第３の１６ビツト
ワードはそのタスクに用いられる付加的な情報を特定す
るのに使われる。これらの全ては、第４図で“Ｅ”とプ
レフィックスされたインストラクションがどのように実
現されているかの単なる例である。
したがって、本件発明は上述の説明に限定されるず、添
付の請求の範囲により規定される。
付の請求の範囲により規定される。
本発明の色々な特徴及び長所は添付の図面により説明さ
れる。 第１図は本件発明に係るコ・プロセサ・エミュレータを
示す図、 第２Ａ図は第１図のシステムがエミュレーションするユ
ーザ（即ち、ターゲット）インストラクションのフォー
マットを示す図、 第２Ｂ図は第１図のホスト・プロセサが実行するインス
トラクションのフォーマットを示す図、第３図は、第１
図システムのエミュレータ・アシスト・ユニットの好適
なアーキテクチャの詳細を示す図、 第４図は、第１図のエミュレータのエミュレータ・アシ
スト・ユニットとホスト・プロセサとメモリが協同して
ユーザ・インストラクションを実行する場合のタイムシ
ーケンスを示す図、第５図はユーザ・インストラクショ
ンのオペランドのアドレスが第３図のエミュレータ・ア
シスト・ユニットによりどのように形成されるかを、付
加的に詳細に説明する図、 第６図はエミュレータ・アシスト・ユニットに対するイ
ンストラクションがどのように実行されるかを、付加的
に詳細に説明する図である。
れる。 第１図は本件発明に係るコ・プロセサ・エミュレータを
示す図、 第２Ａ図は第１図のシステムがエミュレーションするユ
ーザ（即ち、ターゲット）インストラクションのフォー
マットを示す図、 第２Ｂ図は第１図のホスト・プロセサが実行するインス
トラクションのフォーマットを示す図、第３図は、第１
図システムのエミュレータ・アシスト・ユニットの好適
なアーキテクチャの詳細を示す図、 第４図は、第１図のエミュレータのエミュレータ・アシ
スト・ユニットとホスト・プロセサとメモリが協同して
ユーザ・インストラクションを実行する場合のタイムシ
ーケンスを示す図、第５図はユーザ・インストラクショ
ンのオペランドのアドレスが第３図のエミュレータ・ア
シスト・ユニットによりどのように形成されるかを、付
加的に詳細に説明する図、 第６図はエミュレータ・アシスト・ユニットに対するイ
ンストラクションがどのように実行されるかを、付加的
に詳細に説明する図である。
Claims (10)
- （１）バスを介して一緒に接続されたところの、ホスト
プロセサとエミュレータ・アシスト・ユニットとメモリ
とからなるコ・プロセッサ・エミュレータであって、 前記メモリはユーザプログラムと制御プログラムとを含
み、そのユーザプログラムはエミュレーション対象のユ
ーザインストラクションのセットからの一連のユーザイ
ンストラクションからなり、前記制御プログラムはホス
ト・プロセサのインストラクションとエミュレータ・ア
シスト・ユニットのインストラクションとの混成であり
、前記ホスト・プロセサは、前記ホスト・インストラク
ションを読んで実行し、前記エミュレータ・アシスト・
ユニットのインストラクションを読んで前記エミュレー
タ・アシスト・ユニットにおいて実行されるように渡す
ところのレジスタ及び制御とを有し、 前記エミュレータ・アシスト・ユニットは、 （ａ）エミュレーション対象の前記ユーザプログラムに
おける次のユーザ・インストラクションのためのメモリ
アドレスを生成し、 （ｂ）前記次のユーザ・インストラクションが動作する
オペランドの前記メモリ内のメモリアドレスを生成する
ことにより、前記エミュレータ・アシスト・ユニットに
応答するところのレジスタ及び制御とを有し、 前記ホスト・プロセサは、 （ａ）前記エミュレータ・アシスト・ユニットが前記ユ
ーザ・インストラクションとそのオペランドとを読むた
めに生成する前記アドレスを用い、 （ｂ）前記ユーザ・インストラクションにより指定され
た前記オペランドに対してオペレーションを実行するよ
うに動作する； ことを特徴とするコ・プロセッサ・エミュレータ。 - （２）前記バスはモトローラ６８０３０バスであり、前
記エミュレータ・アシスト・ユニットは、コ・プロセサ
として前記ホスト・プロセサに割り込むことなく、その
インストラクションを受け、また、前記メモリアドレス
を前記バスを介して送るためのバスインターフェースロ
ジックを有する事を特徴とする請求項の第１項に記載の
エミュレータ・アシスト・ユニット。 - （３）前記ユーザ・インストラクションはＲ／Ｍフィー
ルドとＭＯＤフィールドとＲＥＧフィールドとを有し、
また、前記ロジック手段はそれらのフィールドの全てを
デコードし前記メモリアドレスを生成する事を特徴とす
る請求項の第１項に記載のエミュレータ・アシスト・ユ
ニット。 - （４）前記ロジック手段は、前記メモリアドレスを形成
するために並列に動作する５つの加算器を有する事を特
徴とする請求項の第１項に記載のエミュレータ・アシス
ト・ユニット。 - （５）前記ユーザ・インストラクションの実行結果を示
す多重の条件コードを保持するフラグレジスタと、所定
のエミュレータコマンドに応答して前記条件コードをセ
ットする制御回路とを更に有する事を特徴とする請求項
の第１項に記載のエミュレータ・アシスト・ユニット。 - （６）バスを介して一緒に接続されたところの、ホスト
・プロセサとメモリと共にエミュレーションを行なうた
めに使われるエミュレータ・アシスト・ユニットであっ
て、前記エミュレータ・アシスト・ユニットは、 前記ホスト・プロセサからバスを介してユーザ・インス
トラクションを受ける手段と、 前記ユーザ・インストラクション内の種々のフィールド
により選択的に要求される複数のレジスタと、 前記バスを介して前記ホスト・プロセサから各々のユー
ザ・インストラクションについて一連のエミュレータコ
マンドを受けるエミュレータコマンドレジスタと、 前記ユーザ・インストラクションの前記フィールドをデ
コードすることと、且つそれらのフィールドが前記ユー
ザ・インストラクションについてのオペランドのメモリ
アドレスを生成するために選択するレジスタを結合する
こととによって、あるエミュレータコマンドに応答する
ロジック手段とを具備したエミュレータ・アシスト・ユ
ニット。 - （７）前記バスはモトローラ６８０３０バスであり、こ
のエミュレータ・アシスト・ユニットは、コ・プロセサ
として前記ホスト・プロセサに割り込むことなく、その
インストラクションを受けまた前記メモリアドレスを前
記バスを介して送るためのバスインターフェースロジッ
クを有する事を特徴とする請求項の第６項に記載のエミ
ュレータ・アシスト・ユニット。 - （８）前記ユーザ・インストラクションはＲ／Ｍフィー
ルドとＭＯＤフィールドとＲＥＧフィールドとを有し、
また、前記ロジック手段はそれらのフィールドの全てを
デコードし前記メモリアドレスを生成する事を特徴とす
る請求項の第７項に記載のエミュレータ・アシスト・ユ
ニット。 - （９）前記ロジック手段は、前記メモリアドレスを形成
するために並列に動作する５つの加算器を有する事を特
徴とする請求項の第８項に記載のエミユレータ・アシス
ト・ユニット。 - （１０）前記ユーザ・インストラクションの実行結果を
示す多重の条件コードを保持するフラグレジスタと、所
定のエミュレータコマンドに応答して前記条件コードを
セットする制御回路とを更に有する事を特徴とする請求
項の第９項に記載のエミュレータ・アシスト・ユニット
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US367,271 | 1989-06-15 | ||
| US07/367,271 US5077657A (en) | 1989-06-15 | 1989-06-15 | Emulator Assist unit which forms addresses of user instruction operands in response to emulator assist unit commands from host processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387930A true JPH0387930A (ja) | 1991-04-12 |
Family
ID=23446523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155536A Pending JPH0387930A (ja) | 1989-06-15 | 1990-06-15 | エミュレータ・アシスト・ユニツト及びそれを用いたコ・プロセツサ・エミュレータ |
Country Status (2)
| Country | Link |
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| US (1) | US5077657A (ja) |
| JP (1) | JPH0387930A (ja) |
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