JPS6334644A - 機能レベルシミユレ−タ - Google Patents
機能レベルシミユレ−タInfo
- Publication number
- JPS6334644A JPS6334644A JP61179461A JP17946186A JPS6334644A JP S6334644 A JPS6334644 A JP S6334644A JP 61179461 A JP61179461 A JP 61179461A JP 17946186 A JP17946186 A JP 17946186A JP S6334644 A JPS6334644 A JP S6334644A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- circuit
- microinstruction
- control
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011156 evaluation Methods 0.000 claims abstract description 13
- 238000004088 simulation Methods 0.000 claims abstract description 10
- 238000004364 calculation method Methods 0.000 claims abstract description 5
- 238000013500 data storage Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は機能レベルシミエレータに関するものである。
（従来の技術）
従来、機能レベルで記述された回路をシミュレートする
方法としては回路の機能レベルの記述をＰＬ／Ｉ等の汎
用な高級言語に翻訳してシミュレートする方法や回路の
機能レベルの記述を演算単位の低レベル命令の系列（以
後中間命令と呼ぶ）に翻訳した後各中間命令をソフトウ
ェアで解釈、実行する方法がとられていた。
方法としては回路の機能レベルの記述をＰＬ／Ｉ等の汎
用な高級言語に翻訳してシミュレートする方法や回路の
機能レベルの記述を演算単位の低レベル命令の系列（以
後中間命令と呼ぶ）に翻訳した後各中間命令をソフトウ
ェアで解釈、実行する方法がとられていた。
（発明が解決しようとしている問題点）以上述べた方法
ではａ）回路の機能レベルの記述を高級言語にマツピン
グした場合には回路の記述と高級言語の意味レベルの差
を吸収するために結果として得られた高級言語での表現
は冗長なものとなっている。またｂ）回路の機能レベル
を中間言語に翻訳した後各中間命令をソフトウェアで解
釈、実行する方法では、各中間命令の７エツチ・デフー
ド及び解釈のオーバヘッドが大きかった。
ではａ）回路の機能レベルの記述を高級言語にマツピン
グした場合には回路の記述と高級言語の意味レベルの差
を吸収するために結果として得られた高級言語での表現
は冗長なものとなっている。またｂ）回路の機能レベル
を中間言語に翻訳した後各中間命令をソフトウェアで解
釈、実行する方法では、各中間命令の７エツチ・デフー
ド及び解釈のオーバヘッドが大きかった。
従っていずれの場合でもシミュレートする回路の規模が
大きくなるにつれてシミニレ−ジョン時間が膨大になる
という欠点があった。
大きくなるにつれてシミニレ−ジョン時間が膨大になる
という欠点があった。
本発明の目的は、このような従来の欠点を除去せしめて
、高速に回路の動作をシミュレートする機能レベルシミ
ュレータを提供することにある。
、高速に回路の動作をシミュレートする機能レベルシミ
ュレータを提供することにある。
（問題点を解決するための手段）
本発明の機能レベルシミュレータは、シミュレートすべ
き回路の動作を表わす中間命令を命令メモリから読み出
して中間命令に対応するマイクロ命令の先頭番地を決定
する命令フェッチ・ユニットと、データ格納部からシミ
ュレートすべき回路の状態を読み出し、中間命令で指定
された回路の動作を実現する演算を行ないその結果を再
び前記データ格納部に保存する評価部と、それらを制御
する順序制御部とをマイクロプログラム制御方式のハー
ドウェアで構成し、機能レベルでのシミュレーションを
直接マイクロプログラムで実現していることを特徴とし
ている。
き回路の動作を表わす中間命令を命令メモリから読み出
して中間命令に対応するマイクロ命令の先頭番地を決定
する命令フェッチ・ユニットと、データ格納部からシミ
ュレートすべき回路の状態を読み出し、中間命令で指定
された回路の動作を実現する演算を行ないその結果を再
び前記データ格納部に保存する評価部と、それらを制御
する順序制御部とをマイクロプログラム制御方式のハー
ドウェアで構成し、機能レベルでのシミュレーションを
直接マイクロプログラムで実現していることを特徴とし
ている。
（実施例）
第１図は本発明の一実施例を説明するブロック図、第２
図は第１図実施例における命令フェッチ・ユニットの詳
細ブロック図、第３図は第１図実施例におけるシミュレ
ーション評価部の詳細ブロック図であシ、１は命令フェ
ッチ・ユニット、２は命令メモリ、３は順序制御部、４
はｉｉｉ！Ｉ御記憶部、５は評価部、６はデータ・メモ
リ、７は制御信号、８は特殊レジスタ群、９は命令メモ
リ、１０は命令キャッシュ、１１はマイクロ・ルーチン
・アドレス・レジスタ、１２ｔｊ：マイクロ・ルーチン
・エントリ・テーブル、１３は順序制御部へのデータ・
パス、１４は命令ＡＬＵ、１５は特殊レジスタ群、１６
は２ボート・レジスタ・ファイル、１７はハードウェア
・スタック、１８はデータ・メモリ、１９は演算ステー
タス、２０は演３１：ＡＬＵである。
図は第１図実施例における命令フェッチ・ユニットの詳
細ブロック図、第３図は第１図実施例におけるシミュレ
ーション評価部の詳細ブロック図であシ、１は命令フェ
ッチ・ユニット、２は命令メモリ、３は順序制御部、４
はｉｉｉ！Ｉ御記憶部、５は評価部、６はデータ・メモ
リ、７は制御信号、８は特殊レジスタ群、９は命令メモ
リ、１０は命令キャッシュ、１１はマイクロ・ルーチン
・アドレス・レジスタ、１２ｔｊ：マイクロ・ルーチン
・エントリ・テーブル、１３は順序制御部へのデータ・
パス、１４は命令ＡＬＵ、１５は特殊レジスタ群、１６
は２ボート・レジスタ・ファイル、１７はハードウェア
・スタック、１８はデータ・メモリ、１９は演算ステー
タス、２０は演３１：ＡＬＵである。
第１図において、本実施例でシミュレートされる回路の
記述は予め、中間命令の系列に翻訳され、命令メモリ２
上に格納されている。また、回路間の接続記述などはデ
ータ・メモリ６上に格納されている。命令フェッチ・ユ
ニット１は制御記憶部１の制御（７）の元に、命令メモ
リ２から、次に実行すべき前記中間命令を読みだし、そ
の読みだした中間命令に対応する、マイクロプログラム
のエントリ・アドレスを求め、順序制御部３に転送する
。順序制御部３は命令フェッチ・ユニット１から転送さ
れたマイクロプログラムのエントリ・アドレス、評価部
５から転送されてくる演算ステータスなどを用いて次に
実行すべきマイクロ命令の番地を求め、対応するマイク
ロ命令を制御記憶部４から読み出す。評価部５は前記マ
イクロ命令の制御（７）の元に、データーメそす６から
必要なデータを読みだし、演算を行った上で、その結果
をデータ・メモリ６に格納する。
記述は予め、中間命令の系列に翻訳され、命令メモリ２
上に格納されている。また、回路間の接続記述などはデ
ータ・メモリ６上に格納されている。命令フェッチ・ユ
ニット１は制御記憶部１の制御（７）の元に、命令メモ
リ２から、次に実行すべき前記中間命令を読みだし、そ
の読みだした中間命令に対応する、マイクロプログラム
のエントリ・アドレスを求め、順序制御部３に転送する
。順序制御部３は命令フェッチ・ユニット１から転送さ
れたマイクロプログラムのエントリ・アドレス、評価部
５から転送されてくる演算ステータスなどを用いて次に
実行すべきマイクロ命令の番地を求め、対応するマイク
ロ命令を制御記憶部４から読み出す。評価部５は前記マ
イクロ命令の制御（７）の元に、データーメそす６から
必要なデータを読みだし、演算を行った上で、その結果
をデータ・メモリ６に格納する。
第２図は第１図実施例の命令フェッチ・ユニットｌの詳
細を示すブロック図である。第２図において命令フェッ
チ・ユニットは命令メモリ９に接続された命令キャッシ
ュ１０から次に実行すべき中間命令を読みだし、命令Ａ
ＬＵ１４を用いて、前記中間命令内の中間コード部を抽
出し、マイクロ・ルーチン・アドレス・レジスタ１１に
格納する。マイクロ・ルーチン・エントリ・テーブル１
２には各中間コードに対応するマイクロ・ルーティンの
先頭番地が格納されてお）、前記マイクロ・ルーチン・
アドレス・レジスタの値を用いて、前記マイクロ・ルー
チン・エントリ・テーブルを索引することｋよ〕、前記
中間コードに対応するマイクロ・ルーチンの先頭番地が
求まシ、順序制御部へのデータ・パス１３を通じて順序
制御部に転送される。
細を示すブロック図である。第２図において命令フェッ
チ・ユニットは命令メモリ９に接続された命令キャッシ
ュ１０から次に実行すべき中間命令を読みだし、命令Ａ
ＬＵ１４を用いて、前記中間命令内の中間コード部を抽
出し、マイクロ・ルーチン・アドレス・レジスタ１１に
格納する。マイクロ・ルーチン・エントリ・テーブル１
２には各中間コードに対応するマイクロ・ルーティンの
先頭番地が格納されてお）、前記マイクロ・ルーチン・
アドレス・レジスタの値を用いて、前記マイクロ・ルー
チン・エントリ・テーブルを索引することｋよ〕、前記
中間コードに対応するマイクロ・ルーチンの先頭番地が
求まシ、順序制御部へのデータ・パス１３を通じて順序
制御部に転送される。
前記中間コードが分岐命令に対応する場合、特殊レジス
タ群８に含まれるプログラムカウンタの値を用いて命令
ＡＬＵ１４で新しい実行番地を計算し、前記プログラム
・カウンタに格納するとともに、命令キャッシュＩＯＫ
新しい命令を命令９から読みだす様に制御する。
タ群８に含まれるプログラムカウンタの値を用いて命令
ＡＬＵ１４で新しい実行番地を計算し、前記プログラム
・カウンタに格納するとともに、命令キャッシュＩＯＫ
新しい命令を命令９から読みだす様に制御する。
第３図は第１図実施例の評価部５の詳細を示すブロック
図である。本発明では２個の演算ＡＬＵ２０がマイクロ
プログラムの制御の元に、２ボート・レジスタ・ファイ
ル１６及びハードウェア・スタック１７を共有しながら
前記命令フェッチ・ユニット１によって読みだされた中
間コードに応じて演算を行う。評価部の動作は、前記中
間コードの種類に応じて次の３種類に分類される。
図である。本発明では２個の演算ＡＬＵ２０がマイクロ
プログラムの制御の元に、２ボート・レジスタ・ファイ
ル１６及びハードウェア・スタック１７を共有しながら
前記命令フェッチ・ユニット１によって読みだされた中
間コードに応じて演算を行う。評価部の動作は、前記中
間コードの種類に応じて次の３種類に分類される。
１） データ読みだしコード
前記中間命令で指定された回路の論理値を表すデータを
データ・メモリ１８から読みだし、ハードウェア・スタ
ック１７の先頭に書き込む。
データ・メモリ１８から読みだし、ハードウェア・スタ
ック１７の先頭に書き込む。
２） 演算コード
ハードウェア・スタック１７上のデータに対して前記中
間コードで指定された算術論理演算を実現し、その結果
を前記ハードウェア・スタックの先頭に書き込むととも
に演算ステータス１９を順序制御部に転送する。
間コードで指定された算術論理演算を実現し、その結果
を前記ハードウェア・スタックの先頭に書き込むととも
に演算ステータス１９を順序制御部に転送する。
３） データ更新コード
ハードウェア・スタック１７上のデータを前記中間命令
で指定された回路の論理値としてデータ・メモリ１８に
格納するとともに必要な場合は、データメモリ上のイベ
ント・ホイールへの格納を行う。
で指定された回路の論理値としてデータ・メモリ１８に
格納するとともに必要な場合は、データメモリ上のイベ
ント・ホイールへの格納を行う。
（発明の効果）
以上詳述したように、本発明では、シミュレートすべき
回路の動作を表わす中間命令メモリから読み出して中間
命令に対応するマイクロ命令の先頭番地を決定する命令
７エツチーユニツトと、データメモリからシミュレート
すべき回路の状態を読み出し、中間命令で指定された回
路の動作を実現する演算を行ないその結果を再び前記デ
ータ格納部に保存する評価部と、それらを制御する順序
制御部とをマイクロプログラム制御方式のハードウェア
で構成し、機能レベルでのシミュレーションを直接マイ
クロプログラムで実現していることＫより高速に機能レ
ベル・シミュレーションを実現している。
回路の動作を表わす中間命令メモリから読み出して中間
命令に対応するマイクロ命令の先頭番地を決定する命令
７エツチーユニツトと、データメモリからシミュレート
すべき回路の状態を読み出し、中間命令で指定された回
路の動作を実現する演算を行ないその結果を再び前記デ
ータ格納部に保存する評価部と、それらを制御する順序
制御部とをマイクロプログラム制御方式のハードウェア
で構成し、機能レベルでのシミュレーションを直接マイ
クロプログラムで実現していることＫより高速に機能レ
ベル・シミュレーションを実現している。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図実施例における命令フェッチ・ユニットを示す詳
細ブロック図、Ｋ３図は第１図実施例におけるシミュレ
ーション評価部を示す詳細ブロック図であシ、１は命令
フェッチ・ユニット、２は命令メモリ、３は順序制御部
、４は制御記憶部、５は評価部、６はデータ・メモリ、
７は制御信号、８は特殊レジスタ群、９は命令メモリ、
１０は命令キャッシュ、１１はマイクロ・ルーチン・ア
ドレス・レジスタ、１２はマイクロ・／Ｉ／ −チン・
工／トリ・テーブル、１３は順序制御部へのデータ・パ
ス、１４は命令ＡＬＵ、１５は特殊レジスタ群、１６は
２ボート−レジスタ・ファイル、１７はハードウェア・
スタック、１８はデータ・メモリ、１９は演算ステータ
ス、２０は演算ＡＬＵである。 第１図
第１図実施例における命令フェッチ・ユニットを示す詳
細ブロック図、Ｋ３図は第１図実施例におけるシミュレ
ーション評価部を示す詳細ブロック図であシ、１は命令
フェッチ・ユニット、２は命令メモリ、３は順序制御部
、４は制御記憶部、５は評価部、６はデータ・メモリ、
７は制御信号、８は特殊レジスタ群、９は命令メモリ、
１０は命令キャッシュ、１１はマイクロ・ルーチン・ア
ドレス・レジスタ、１２はマイクロ・／Ｉ／ −チン・
工／トリ・テーブル、１３は順序制御部へのデータ・パ
ス、１４は命令ＡＬＵ、１５は特殊レジスタ群、１６は
２ボート−レジスタ・ファイル、１７はハードウェア・
スタック、１８はデータ・メモリ、１９は演算ステータ
ス、２０は演算ＡＬＵである。 第１図
Claims (1)
- シミユレートすべき回路の動作を表わす中間命令を格納
する命令メモリと、前記中間命令を前記命令メモリから
読み出して前記中間命令に対応するマイクロ命令の先頭
番地を決定する命令フェッチ・ユニットと、ハードウェ
ア全体を制御するマイクロプログラムを格納する制御記
憶部と、前記命令フェッチ・ユニットから得られた前記
マイクロ命令の前記先頭番地より逐次マイクロ命令を前
記制御記憶部から読み出し、次のマイクロ命令の番地を
決定する順序制御部と、シミユレートすべき回路の状態
を保持するデータ格納部と、前記マイクロ命令の制御の
もとに前記データ格納部から前記シミユレートすべき回
路の状態を読み出し、前記中間命令で指定された回路の
動作を実現する演算を行ないその結果を再び前記データ
格納部に保持する評価部とからなり、機納レベルシミュ
レーションのアルゴリズムを直接マイクロプログラムで
実現することを特徴とする機能レベルシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179461A JPS6334644A (ja) | 1986-07-29 | 1986-07-29 | 機能レベルシミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179461A JPS6334644A (ja) | 1986-07-29 | 1986-07-29 | 機能レベルシミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6334644A true JPS6334644A (ja) | 1988-02-15 |
| JPH0576660B2 JPH0576660B2 (ja) | 1993-10-25 |
Family
ID=16066254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179461A Granted JPS6334644A (ja) | 1986-07-29 | 1986-07-29 | 機能レベルシミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025191A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | Ｉｃカード・シミュレータ |
| JPH04148424A (ja) * | 1990-10-12 | 1992-05-21 | Nec Corp | 論理シミュレーション演算回路 |
-
1986
- 1986-07-29 JP JP61179461A patent/JPS6334644A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025191A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | Ｉｃカード・シミュレータ |
| JPH04148424A (ja) * | 1990-10-12 | 1992-05-21 | Nec Corp | 論理シミュレーション演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576660B2 (ja) | 1993-10-25 |
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