JP2899009B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2899009B2 JP2899009B2 JP1109100A JP10910089A JP2899009B2 JP 2899009 B2 JP2899009 B2 JP 2899009B2 JP 1109100 A JP1109100 A JP 1109100A JP 10910089 A JP10910089 A JP 10910089A JP 2899009 B2 JP2899009 B2 JP 2899009B2
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- area
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Description
【発明の詳細な説明】 ［概要］ 情報処理装置におけるプログラム割込みの制御方式に
関し、 プログラム割込みが発生した場合に読み出すべき新PS
Wのアドレスの生成の高速化を目的とし、 割込み処理に係るプログラムの情報を格納するメモリ
領域が、特定の割込み原因に対しては命令ごとに個別に
設けられたメインフィールドとサブフィールドからなる
第１の領域、および前記特定の割込み原因以外の割込み
原因に対しては固定番地により定義された第２の領域か
らなる情報処理装置において、割込みコードにより前記
第１の領域または第２の領域を指定する第１の信号を出
力する割込みコードチェック回路と、命令コードにより
前記第１の領域内のサブフィールドを指定する第２の信
号を出力する命令デコード回路と、前記命令コードによ
り前記第１の領域内のメインフィールドまたはサブフィ
ールドを指定し、前記第１および第２の信号に基づき前
記メモリ領域の指定番地を出力する論理回路とを具備せ
しめることにより構成する。
関し、 プログラム割込みが発生した場合に読み出すべき新PS
Wのアドレスの生成の高速化を目的とし、 割込み処理に係るプログラムの情報を格納するメモリ
領域が、特定の割込み原因に対しては命令ごとに個別に
設けられたメインフィールドとサブフィールドからなる
第１の領域、および前記特定の割込み原因以外の割込み
原因に対しては固定番地により定義された第２の領域か
らなる情報処理装置において、割込みコードにより前記
第１の領域または第２の領域を指定する第１の信号を出
力する割込みコードチェック回路と、命令コードにより
前記第１の領域内のサブフィールドを指定する第２の信
号を出力する命令デコード回路と、前記命令コードによ
り前記第１の領域内のメインフィールドまたはサブフィ
ールドを指定し、前記第１および第２の信号に基づき前
記メモリ領域の指定番地を出力する論理回路とを具備せ
しめることにより構成する。
［産業上の利用分野］ 本発明は、情報処理装置における割込み処理の制御方
式に関し、特にプログラム割込みが発生した場合の新PS
Wのアドレスの生成を迅速に行なうための制御回路に係
る。
式に関し、特にプログラム割込みが発生した場合の新PS
Wのアドレスの生成を迅速に行なうための制御回路に係
る。
［従来の技術］ 情報処理装置におけるプロセッサのプログラムの実行
は、PSW（プログラム・ステータス・ワード）によって
制御される。
は、PSW（プログラム・ステータス・ワード）によって
制御される。
すなわち、PSWは個々のプログラムを実行するために
必要な情報、および、モニタがそのシステムを管理する
ために必要な情報からなるものであって、システムマス
ク、割込みコード、命令アドレス（シーケンシャルカウ
ンタ）等を有している。
必要な情報、および、モニタがそのシステムを管理する
ために必要な情報からなるものであって、システムマス
ク、割込みコード、命令アドレス（シーケンシャルカウ
ンタ）等を有している。
プロセッサが現在実行中の処理を中断して、優先度の
高い他の処理に移行するときは、現在実行中のプログラ
ムに係るPSWの内容を主記憶の特定領域にセーブして、
次に実行すべきプログラムに係るPSWをPSW用のレジスタ
にロードする。
高い他の処理に移行するときは、現在実行中のプログラ
ムに係るPSWの内容を主記憶の特定領域にセーブして、
次に実行すべきプログラムに係るPSWをPSW用のレジスタ
にロードする。
前記主記憶の特定領域に退避したPSWを旧PSWと呼び、
現在実行中のプログラムの制御のためPSW用のレジスタ
にロードされているPSWを現PSWと呼ぶ。また、何らかの
理由によって、処理の流れを変える必要が生じたときに
プログラムを切り替えるため予め用意されるPSWを新PSW
と呼ぶ。
現在実行中のプログラムの制御のためPSW用のレジスタ
にロードされているPSWを現PSWと呼ぶ。また、何らかの
理由によって、処理の流れを変える必要が生じたときに
プログラムを切り替えるため予め用意されるPSWを新PSW
と呼ぶ。
これらのPSWの入れ替えは、ある事象が生じて、割込
み要求が発生し、それが受け入れられたときに行なわれ
る。
み要求が発生し、それが受け入れられたときに行なわれ
る。
割込み要求を生起する要因としては、ハードウエアの
動作に係る不都合を生じた場合のマシンチェック割込
み、デバグモード割込み、外部割込み等やプログラム割
込みがある。
動作に係る不都合を生じた場合のマシンチェック割込
み、デバグモード割込み、外部割込み等やプログラム割
込みがある。
プログラム割込みの種類としては、プログラムエラー
の他、演算に際するオーバフローやアドレス変換に関す
るもの等があり、また、後述するように仮想計算機を扱
うシステムでは、特定の割込み原因によってファームウ
エアにプログラム割込みを起こす場合もある。
の他、演算に際するオーバフローやアドレス変換に関す
るもの等があり、また、後述するように仮想計算機を扱
うシステムでは、特定の割込み原因によってファームウ
エアにプログラム割込みを起こす場合もある。
［発明が解決しようとする課題］ １台の実計算機システムのもとで複数台の仮想計算機
を動作させる仮想計算機システムでは、仮想計算機の動
作環境の設定、起動等を行なう命令が定義されている。
また、仮想計算機上では固定小数点命令、浮動小数点命
令、論理演算命令、分岐命令等は直接実行され、実計算
機システムに影響を及ぼす制御命令、入出力命令はソフ
トウエアでシュミレーションされる。上記命令は特定の
割込み原因としてファームウエアにプログラム割込みを
起こす。
を動作させる仮想計算機システムでは、仮想計算機の動
作環境の設定、起動等を行なう命令が定義されている。
また、仮想計算機上では固定小数点命令、浮動小数点命
令、論理演算命令、分岐命令等は直接実行され、実計算
機システムに影響を及ぼす制御命令、入出力命令はソフ
トウエアでシュミレーションされる。上記命令は特定の
割込み原因としてファームウエアにプログラム割込みを
起こす。
従来、ファームウェアへの割込みで命令個別の新PSW
領域のアドレスを求める場合に、割込み原因が命令個別
の新PSWを使用する原因コードであるか否かを判断し、
割込み原因が命令個別の新PSWを使用する場合には命令
コードによってアドレスを求め、割込み原因が命令個別
の新PSWを使用しない場合には、割込み原因コードによ
ってアドレスを求めることをマイクロプログラムによっ
て実行するため、多大な処理時間を要するという問題点
があった。
領域のアドレスを求める場合に、割込み原因が命令個別
の新PSWを使用する原因コードであるか否かを判断し、
割込み原因が命令個別の新PSWを使用する場合には命令
コードによってアドレスを求め、割込み原因が命令個別
の新PSWを使用しない場合には、割込み原因コードによ
ってアドレスを求めることをマイクロプログラムによっ
て実行するため、多大な処理時間を要するという問題点
があった。
本発明は、このような従来の問題点に鑑み、プログラ
ム割込みが発生した場合に新PSW領域の相対アドレスを
迅速に求めることの可能な手段を提供することを目的と
している。
ム割込みが発生した場合に新PSW領域の相対アドレスを
迅速に求めることの可能な手段を提供することを目的と
している。
［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲
に記載した手段により達成される。
に記載した手段により達成される。
すなわち、本発明は、割込み処理に係るプログラムの
情報を格納するメモリ領域が、特定の割込み原因に対し
ては命令ごとに個別に設けられたメインフィールドとサ
ブフィールドからなる第１の領域、および前記特定の割
込み原因以外の割込み原因に対しては固定番地により定
義された第２の領域からなる情報処理装置において、割
込みコードにより前記第１の領域または第２の領域を指
定する第１の信号を出力する割込みコードチェック回路
と、命令コードにより前記第１の領域内のサブフィール
ドを指定する第２の信号を出力する命令デコード回路
と、前記命令コードにより前記第１の領域内のメインフ
ィールドまたはサブフィールドを指定し、前記第１およ
び第２の信号に基づき前記メモリ領域の指定番地を出力
する論理回路とを備えたことを特徴とする情報処理装置
である。
情報を格納するメモリ領域が、特定の割込み原因に対し
ては命令ごとに個別に設けられたメインフィールドとサ
ブフィールドからなる第１の領域、および前記特定の割
込み原因以外の割込み原因に対しては固定番地により定
義された第２の領域からなる情報処理装置において、割
込みコードにより前記第１の領域または第２の領域を指
定する第１の信号を出力する割込みコードチェック回路
と、命令コードにより前記第１の領域内のサブフィール
ドを指定する第２の信号を出力する命令デコード回路
と、前記命令コードにより前記第１の領域内のメインフ
ィールドまたはサブフィールドを指定し、前記第１およ
び第２の信号に基づき前記メモリ領域の指定番地を出力
する論理回路とを備えたことを特徴とする情報処理装置
である。
［作用］ 本発明の情報処理装置は、上記手段によって、割込み
コードにより第１の領域または第２の領域を指定する第
１の信号を出力し、命令コードにより第１の領域内のサ
ブフィールドを指定する第２の信号を出力し、そして、
前記命令コードにより第１の領域内のメインフィールド
またはサブフィールドを指定し、前記第１および第２の
信号に基づきメモリ領域の指定番地を出力する如く動作
する。
コードにより第１の領域または第２の領域を指定する第
１の信号を出力し、命令コードにより第１の領域内のサ
ブフィールドを指定する第２の信号を出力し、そして、
前記命令コードにより第１の領域内のメインフィールド
またはサブフィールドを指定し、前記第１および第２の
信号に基づきメモリ領域の指定番地を出力する如く動作
する。
これらの動作は、総てハードウエアで組まれた論理回
路によって行なわれるので、処理の高速化を図ることが
できる。
路によって行なわれるので、処理の高速化を図ることが
できる。
以下実施例に基づいて詳細に説明する。
［実施例］ 第２図は主記憶上の命令個別エントリーについて説明
する図であって、（ａ）は主記憶上の領域の設定の例、
（ｂ）は命令個別エントリの例について示している。す
なわち、同図（ｂ）は（ａ）の命令個別エントリの新PS
W4の部分を更に詳細に表わしたものである。
する図であって、（ａ）は主記憶上の領域の設定の例、
（ｂ）は命令個別エントリの例について示している。す
なわち、同図（ｂ）は（ａ）の命令個別エントリの新PS
W4の部分を更に詳細に表わしたものである。
同図（ａ）において１は主記憶、２はエントリベース
レジスタ、３はファームベースレジスタ、４は命令個別
エントリを有する新PSWの領域、５はファームウエア領
域、６はOS領域を表わしている。
レジスタ、３はファームベースレジスタ、４は命令個別
エントリを有する新PSWの領域、５はファームウエア領
域、６はOS領域を表わしている。
また、（ｂ）において各区画内には命令コード（OPCO
DE）を、各区画の右側にはその相対アドレスを16進数で
表示している。
DE）を、各区画の右側にはその相対アドレスを16進数で
表示している。
同図に示すように、主記憶１上にファームウエア領域
５を持ち、エントリベースレジスタ２で示されるアドレ
スより命令個別エントリがとられる。そして、（ｂ）に
示すように、相対アドレスで０番地より命令コード対応
に新PSWが用意されている。すなわち、０番地は命令コ
ード“00"と命令個別エントリを使用しない割込みコー
ドに対応する新PSW（一括エントリ）が用意されてい
る。
５を持ち、エントリベースレジスタ２で示されるアドレ
スより命令個別エントリがとられる。そして、（ｂ）に
示すように、相対アドレスで０番地より命令コード対応
に新PSWが用意されている。すなわち、０番地は命令コ
ード“00"と命令個別エントリを使用しない割込みコー
ドに対応する新PSW（一括エントリ）が用意されてい
る。
４番地は命令コード“01"、3FC番地は命令コード“F
F"に対応する新PSWが用意されている。また、400番地か
らはサブフィールドを持つ命令コード“8300"、“8301"
〜“83FF"に対応する新PSWが、同様に800〜BFC番地には
命令コード“B200"〜“B2FF"、C00〜FFC番地には命令コ
ード“BC00"〜“BCFF"に対応する新PSWが用意されてい
る。
F"に対応する新PSWが用意されている。また、400番地か
らはサブフィールドを持つ命令コード“8300"、“8301"
〜“83FF"に対応する新PSWが、同様に800〜BFC番地には
命令コード“B200"〜“B2FF"、C00〜FFC番地には命令コ
ード“BC00"〜“BCFF"に対応する新PSWが用意されてい
る。
第１図は本発明の一実施例の回路を示す図であって、
命令個別エントリの相対アドレスを作成する回路を示し
ている。同図において、７はオペコードレジスタを表わ
しており、I0はオペコードのフィールドをI12はサブオ
ペコードのフィールドを示している。
命令個別エントリの相対アドレスを作成する回路を示し
ている。同図において、７はオペコードレジスタを表わ
しており、I0はオペコードのフィールドをI12はサブオ
ペコードのフィールドを示している。
また、８は命令デコード回路を示しており、その出力
のSUBOP・Ａ、SUBOP・Ｂ、SUBOP・Ｃ等の信号は末尾の
Ａ〜Ｃが前記第２図（ｂ）のＡ〜Ｃに対応している。
のSUBOP・Ａ、SUBOP・Ｂ、SUBOP・Ｃ等の信号は末尾の
Ａ〜Ｃが前記第２図（ｂ）のＡ〜Ｃに対応している。
更に、９は割込みコード、10は割込みコードチェック
回路、11は読み出し制御回路、12はオア回路（OR1）、1
3はアンド回路群（AND1）、14はオア回路群（OR2）、15
はオア回路群（OR3）、16はアンド回路群（AND2）、17
は演算回路入力レジスタを表わしている。
回路、11は読み出し制御回路、12はオア回路（OR1）、1
3はアンド回路群（AND1）、14はオア回路群（OR2）、15
はオア回路群（OR3）、16はアンド回路群（AND2）、17
は演算回路入力レジスタを表わしている。
同図中のオペコードレジスタ７は、現在実行中の命令
及び割込みを起こした命令コードを保持する。割込みコ
ード９はプログラム割込みの原因を示している。プログ
ラム割込みが発生した時に、命令デコード回路８によっ
て、割込み原因命令がサブフィールドを持つ命令コード
SUBOP・Ａ（83××）、SUBOP・Ｂ（B2××）、SUBOP・
Ｃ（BC××）であるか否かが判断される。ゲートOR1、A
ND1、OR2、OR3は相対アドレス作成回路であり、OR3の出
力にはSUBOP・Ａ、SUBOP・Ｂ、SUBOP・Ｃであればオペ
コードレジスタ７のI12部が、そうでなければI0部が出
力される。OR2の出力はSUBOP・Ａであれば“01"、SUBOP
・Ｂであれば“10"、SUBOP・Ｃであれば“11"が出力さ
れる。AND2出力は前記OR2、OR3の出力を割込みコードチ
ェック回路10より出力される命令個別エントリ割込み信
号と、読み出し制御回路11より出力される読み出し指示
信号とでAND2回路により命令個別エントリの相対アドレ
スを演算回路入力レジスタ17へ設定する。
及び割込みを起こした命令コードを保持する。割込みコ
ード９はプログラム割込みの原因を示している。プログ
ラム割込みが発生した時に、命令デコード回路８によっ
て、割込み原因命令がサブフィールドを持つ命令コード
SUBOP・Ａ（83××）、SUBOP・Ｂ（B2××）、SUBOP・
Ｃ（BC××）であるか否かが判断される。ゲートOR1、A
ND1、OR2、OR3は相対アドレス作成回路であり、OR3の出
力にはSUBOP・Ａ、SUBOP・Ｂ、SUBOP・Ｃであればオペ
コードレジスタ７のI12部が、そうでなければI0部が出
力される。OR2の出力はSUBOP・Ａであれば“01"、SUBOP
・Ｂであれば“10"、SUBOP・Ｃであれば“11"が出力さ
れる。AND2出力は前記OR2、OR3の出力を割込みコードチ
ェック回路10より出力される命令個別エントリ割込み信
号と、読み出し制御回路11より出力される読み出し指示
信号とでAND2回路により命令個別エントリの相対アドレ
スを演算回路入力レジスタ17へ設定する。
［発明の効果］ 以上説明したように、本発明においては、プログラム
割込みに際する新PSWのアドレスをハードウエアにより
得る如く構成しているので、１サイクルタイムで命令個
別エントリのアドレスが求まるから、従来の方法に比し
格段の高速な処理を行ない得る利点がある。
割込みに際する新PSWのアドレスをハードウエアにより
得る如く構成しているので、１サイクルタイムで命令個
別エントリのアドレスが求まるから、従来の方法に比し
格段の高速な処理を行ない得る利点がある。
特に、一台の実計算機をホストが複数の仮想計算機と
してそれぞれをゲストに使用せしめる如く構成したシス
テムにおいては、その性格上、特定の割込み原因によっ
てファームウエアにプログラム割込みを起こす機会が非
常に多くなるので、本発明による処理の高速化の効果は
大である。
してそれぞれをゲストに使用せしめる如く構成したシス
テムにおいては、その性格上、特定の割込み原因によっ
てファームウエアにプログラム割込みを起こす機会が非
常に多くなるので、本発明による処理の高速化の効果は
大である。
第１図は本発明の一実施例の回路を示す図、第２図は主
記憶上の命令個別エントリの新PSWについて説明する図
である。 １……主記憶、２……エントリベースレジスタ、３……
ファームベースレジスタ、４……命令個別エントリを有
する新PSWの領域、５……ファームウエア領域、６……O
S領域、７……オペコードレジスタ、８……命令デコー
ド回路、９……割込みコード、10……割込みコードチェ
ック回路、11……読み出し制御回路、12……オア回路
（OR1）、13……アンド回路群（AND1）、14……オア回
路群（OR2）、15……オア回路群（OR3）、16……アンド
回路群（AND2）、17……演算回路入力レジスタ
記憶上の命令個別エントリの新PSWについて説明する図
である。 １……主記憶、２……エントリベースレジスタ、３……
ファームベースレジスタ、４……命令個別エントリを有
する新PSWの領域、５……ファームウエア領域、６……O
S領域、７……オペコードレジスタ、８……命令デコー
ド回路、９……割込みコード、10……割込みコードチェ
ック回路、11……読み出し制御回路、12……オア回路
（OR1）、13……アンド回路群（AND1）、14……オア回
路群（OR2）、15……オア回路群（OR3）、16……アンド
回路群（AND2）、17……演算回路入力レジスタ
Claims (1)
- 【請求項１】割込み処理に係るプログラムの情報を格納
するメモリ領域が、特定の割込み原因に対しては命令ご
とに個別に設けられたメインフィールドとサブフィール
ドからなる第１の領域、および前記特定の割込み原因以
外の割込み原因に対しては固定番地により定義された第
２の領域からなる情報処理装置において、 割込みコードにより前記第１の領域または第２の領域を
指定する第１の信号を出力する割込みコードチェック回
路と、 命令コードにより前記第１の領域内のサブフィールドを
指定する第２の信号を出力する命令デコード回路と、 前記命令コードにより前記第１の領域内のメインフィー
ルドまたはサブフィールドを指定し、前記第１および第
２の信号に基づき前記メモリ領域の指定番地を出力する
論理回路と を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109100A JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109100A JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291027A JPH02291027A (ja) | 1990-11-30 |
| JP2899009B2 true JP2899009B2 (ja) | 1999-06-02 |
Family
ID=14501581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109100A Expired - Fee Related JP2899009B2 (ja) | 1989-05-01 | 1989-05-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899009B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208143A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | 情報処理装置 |
| JP2556870B2 (ja) * | 1987-10-02 | 1996-11-27 | 健 坂村 | データ処理装置 |
-
1989
- 1989-05-01 JP JP1109100A patent/JP2899009B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02291027A (ja) | 1990-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |