JPH0253160A - バス幅制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス幅制御回路に関し、特にバス幅可変のプロ
セッサをバス幅可変のバスラインに接続する場合に、プ
ロセッサをなるべく大きいバス幅で動作させ、処理を高
速化するに好適なバスＩＩｉ制御回路に関する。

〔従来の技術〕

近年、バス幅可変のプロセッサ、例えば３２ｂｉｔ／１
６ｂｉｔ兼用プロセツサが使用されるようになって来た
。これを３２ｂｉｔ／１６ｂｉｔ兼用バスラインに接続
するためには、プロセッサのバス幅制御信号を切換える
必要がある。

なお、これに関しては、例えば、日経マグロウヒル社発
行の「日経エレクトロニクスＪ１９８５年１１月４日号
（Ｎ１１１３８１）２７５頁の記載が参考になる。゛こ
こに示されているプロセッサでは、入力信号を制御する
ことにより、バス幅可変のバスラインの指定に従って、
３２ビットプロセツサを１６ビットプロセツサとしても
使用可能としているものである。

この状況を第２図（ａ）（ｂ）に示す。図・から明らか
な如く、３２ｂｉｔでのアクセス１回分を、１６ｂｉｔ
でのアクセス２回で動作するものである。

〔発明が解決しようとする課題〕

上述の従来においては、入力信号を制御することにより
、１バスラインの指定に従ってプロセッサをそのモード
で動作させていたが、この場合、上述のモードが固定さ
れるため、必要のないときでも、バス幅の小さいモード
でプロセッサが動作してしまい、無駄が多いという問題
があった。

これについて、以下、詳細に説明する。第３図（ａ）〜
（ｃ）は３２ｂｉｔでのアクセス１回分を、１６ｂｉｔ
でのアクセス２回で動作させる際の、場合の組合せを示
したものである。すなわち、同図（ａ）は１６ｂｉｔで
のアクセス２回がともに有効である場合を、同図（ｂ）
および（ｃ）は、１６ｂｉｔでのアクセス２回のうち、
少なくとも１回が無効である場合を、それぞれ、示して
いる。

つまり、アドレスにおけるバス幅指定が１６ｂｉｔであ
るときは、有効アドレスが３２ｂｉｔ中の上位１６ｂｉ
ｔまたは下位１６ｂｉｔのみにある場合には、その上位
または下位の１６ｂｉｔのみをアクセスすれば良く、他
の１回のアクセスは無駄な動作となる。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、前述の、３２ｂｉｔ／１６ｂｉｔの切換え等を固
定的でなく、アクセス先のアドレスに応じてダイナミッ
クに行うことを可能とするバス幅制御回路を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の上記目的は、バス幅可変のプロセッサをバス幅
可変のバスラインに接続する場合に、前記プロセッサの
バス幅制御信号を出力する回路であって、プロセッサの
アクセスアドレス幅を示す信号に従って、バス幅の小さ
い動作指定の場合にも、擬似的に大きなバス幅による動
作を行う如く制御することを特徴とするバス幅制御回路
によって達成される。

〔作用〕

本発明に係るバス幅制御回路においては、前述の如き３
２ｂｉｔ／１６ｂｉｔの切換えを、固定的でなく、アク
セス先のアドレスに応じてダイナミックに行うようにし
たことにより、無駄な動作がなくなるという効果を生ず
るものである。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示す構成図である０図に
おいて、１は３２ｂｉｔ／　１６ｂｉｔ兼用ＣＰＵであ
り、３２ｂｉｔ／１６ｂｉｔ切換え信号により動作が切
換わり、前述の如＜、１６ｂｉｔ動作時は２サイクルで
、３２ｂｉｔ動作１サイクルと同じ動作を行う。

また、２は後述する３２ｂｉｔ／１６ｂｉｔ切換え器、
３はワードスワップバッファ、４は３２ｂｉｔ／１６ｂ
ｉｔ兼用バスラインを示している。バイトイネーブル信
号は、現在プロセッサにとってどのバイトのデータが有
効であるかを示す信号である。

上記３２ｂｉｔ／１６ｂｉｔ切換え器２は、ＣＰＵＩか
ら出力されるアドレスをデコードするアドレスデコーダ
で構成されており、後述する条件に従い、ＣＰＵＩの３
２ｂｉｔ／１６ｂｉｔ切換え信号、バス４の３２ｂｆｔ
／１６ｂｉｔ切換え信号、スワップ信号を出力する。ワ
ードスワップバッファ３は、後述する如く、スワップ信
号が有効なとき、ワード単位でデータのスワップを行う
機能を有するものである。

第４図は、上述の３２ｂｉｔ／１６ｂｉｔ切換え器２の
動作を示すもので、ＣＰＵＩのアドレスが１６ｂｉｔ幅
指定である場合に、上記バイトイネーブル信号の組合せ
に従って、前述のＣＰＵＩの３２ｂｉｔ／１６ｂｉｔ切
換え信号、バス４の３２ｂｉｔ／１６ｂｉｔ切換え信号
。

スワップ信号がどのように変化するかを示す図である。

なお、ここで、上記バイトイネーブル信号とは、ＣＰＵ
Ｉのアクセスアドレス３２ｂｉｔを８　ｂｉｔ（１バイ
ト）毎に仕切って、その有効・無効を示す信号であり、
第４図中では有効をＯｎ、無効をｏｆｆで示している。

以下、上述の如く構成された本実施例の動作を説明する
。

第５図（ａ）〜（ｇ）は、第４図の各条件に対応する状
況を示すものであり、同図（ａ）は、第４図の第１の条
件、すなわち、アドレスの下位１６ｂｉｔのみが有効な
場合に対応する。この場合、バス４が１６ｂｉｔ指定で
あっても、ＣＰＵＩを３２ｂｉｔで１サイクル動作させ
れば良いので、第４図に示す如く、ＣＰＵＩの３２ｂｉ
ｔ／１６ｂｉｔ切換え信号は３２ｂｉｔ幅、スワップ信
号はｏｆｆとして動作させる。

同図（ｂ）は、第４図の第２の条件、すなわち、アドレ
スの上位１６ｂｉｔのみが有効な場合に対応する。この
場合は、バス４が１６ｂｉｔ指定であっても。

アドレスのワード単位の上位・下位のスワップを条件と
して、ＣＰＵＩを３２ｂｉｔで　１サイクル動作させれ
ば良いので、第４図に示す如く、ＣＰＵＩは３２ｂｉｔ
幅、スワップ信号はｏｎとして動作させる。

以下、第５図（ｆ）までは、上と同様に、スワップ信号
をコントロールしながら　ＣＰＵＩを３２ｂｉｔで１サ
イクル動作させるば良い。これにより、動作時間が１／
２になる。

また、第４図に「その他の組合せ」として示されている
部分、すなわち、ＣＰＵＩのアクセスアドレスが、４バ
イト中の上位、下位各ワードにまたがる場合には、従来
通り１６ｂｉｔ動作２サイクルで。

３２ｂｉｔ動作１サイクルと同じ動作を行う。

上記実施例によれば、ＣＰＵＩのアクセスアドレスが、
４バイト中の上位、下位各ワードにまたがる場合以外は
、動作時間が１７２になることになるので、全体として
も、大きな動作時間の短縮が実現できるという効果があ
る。

上記実施例は一例として示したものであり、本発明はこ
れに限定されるべきものではない。

〔発明の効果〕

以上述べた如く、本発明によれば、プロセッサのアクセ
スアドレス幅を示す信号に従って、バス幅の小さい動作
指定の場合にも、擬似的に大きなバス幅による動作を行
う如く制御するようにしたので、前述の、バス幅の切換
えを固定的でなく、アクセス先のアドレスに応じてダイ
ナミククに行うことを可能とするバス幅制御回路を実現
できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図はバス
幅可変のバスラインの指定に従ってプロセッサの動作バ
ス幅を変更する状況を示す図、第３図は従来技術の問題
点を説明する図、第４図は実施例の３２ｂｉｔ／１６ｂ
ｉｔ切換え器の動作を示す図、第５図は実施例の動作説
明図である。 １　：　３２ｂｉｔ／１６ｂｉｔ兼用ＣＰＵ、２　：　
３２ｂｉｔ／１６ｂｉｔ切換え器、３：ワードスワップ
バッファ、４：３２ｂｊ、ｔ／１６ｂｉｔ兼用バスライ
ン。 第 図 ３２ｂｉｔサイクル 第 図 （ａ） 第 ・図（その１） （ａ） 第 図（その２） ２ｂｉｔ →（１６ｂｉｔ） ３２ｂ　ｉ　ｔ ＝（１６ｂｉｔ） ２ｂｉｔ →１６ｂ　ｉ　ｔｘ２

Claims (3)

【特許請求の範囲】
1. （１）バス幅可変のプロセッサをバス幅可変のバスライ
   ンに接続する場合に、前記プロセッサのバス幅制御信号
   を出力する回路であって、プロセッサのアクセスアドレ
   ス幅を示す信号に従って、バス幅の小さい動作指定の場
   合にも、擬似的に大きなバス幅による動作を行う如く制
   御することを特徴とするバス幅制御回路。
2. （２）擬似的に大きなバス幅による動作を行う如く制御
   する際に、プロセッサのアクセスアドレスについて、ワ
   ードスワップを行うことを特徴とする特許請求の範囲第
   １項記載のバス幅制御回路。
3. （３）前記大きなバス幅および小さいバス幅が、それぞ
   れ、３２ビット（ｂｉｔ）および１６ビット（ｂｉｔ）
   であることを特徴とする特許請求の範囲第１項または第
   ２項記載のバス幅制御回路。