JPH04195562A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はアドレス変換方式に関し、 アクセスの高速化を目的とし、 アドレスデータの全ビットを保持するバンクレジスタま
たはその一部を保持するバンクレジスタのうちいずれか
一方をプロセッサの外部に備え、該プロセッサが所定の
アドレス空間領域をアクセスする際、前記保持したアド
レスデータを出力する処理装置において、該プロセッサ
で走行する処理プログラムの走行レベルに対応させた複
数のバンクレジスタと、該プロセッサから出力される走
行レベル別の走行状態信号に基づき、該バンクレジスタ
の出力を切換えるマルチプレクサとを設け、該処理プロ
グラムは自己に割り当てられた走行しベルに対応するバ
ンクレジスタにアドレスデータをセットし、該マルチプ
レクサは該処理プログラムの走行により出力される前記
走行状態信号に基づき、前記セットされたバンクレジス
タに切換えてアドレスデータを出力するように構成する
。

〔産業上の利用分野〕

本発明は、プロセッサの外部にバンクレジスタを備えた
処理装置におけるアドレス変換方式の改良に関する。

プロセッサがメモリまたは■０空間をアクセスする方法
の１つとして、プロセッサの外部に１組のバンクレジス
タを設け、アドレスの一部または全アドレスを保持して
一連のアクセスを行う方法があるが、割込み等によって
処理が中断される際にはバンクレジスタの内容を退避し
、復帰するときに再格納しなければならない。

近年の処理装置は高速化が要求されており、この退避、
再格納によるアクセス速度の低下を回避するアドレス変
換方式が必要とされる。

〔従来の技術〕 第２図は従来例の構成図、第３図はメモリマツプ説明図
である。

第２図において、１０はプロセッサＣＰＵ　、３０は、
バンクレジスタ１およびアドレス変換回路７によりアド
レス変換を行う外部制御回路、１１．１２，１３．１４
はそれぞれアクセス対象のデイスプレィ部、フロッピィ
部、ディスク部、メモリである。また、２０はメモリ／
１０バス、２１はプロセッサデータバス、２２ばプロセ
ッサアドレスバスである。

上記の構成において、デイスプレィ部１１．フロッピィ
部１２．ディスク部１３．メモリ１４等の１０゜メモリ
には、第３図に示すごとく、それぞれアドレス空間が割
り付けられており、その空間を表す上位ビット（図では
その空間をさらに区分した領域を表す上位２４ビツト）
のアドレスデータをバンクレジスタｌにセットした後、
プロセッサ１０から下位８ビツトを出力してアクセスす
ると、バンクレジスタ１に保持されている上位２４ビツ
トのアドレスデータと、アクセスごとに出力される下位
８ビツトのアドレスデータとにより、アクセス対象の領
域を指示する３２ビツトの実アドレスデータがアドレス
変換回路７からメモリ／１０バス２０に出力される。

ここで、プロセッサ１０で走行する処理プログラムは、
デイスプレィ部比フロッピィ部１２等のＩＯ別、処理別
に区分されており、各プログラムはアクセス開始時にア
クセス対象空間のアドレスデータをバンクレジスタ１に
セットする。

一方、各処理プログラムには優先順位を表す走行レベル
が割り当てられており、□上記のように、各プログラム
で同じバンクレジスタ１を使用すると、優先順位の低い
処理プログラムが割込み等によって処理が中断した場合
には、バンクレジスタ１の内容が割込みプログラムによ
って変わることになる。

このため、割込みプログラムは、処理開始に先立ちバン
クレジスタ１の内容を退避し、処理終了時に退避したデ
ータをバンクレジスタ１に再格納して復帰している。

〔発明が解決しようとする課題〕

プロセッサの外部にバンクレジスタを備えた装置では、
割込み等によって処理が中断する場合はバンクレジスタ
の内容を退避し、復帰時に再ストアしなければならず、
その分アクセス速度が低下する。

本発明は、上記課題に鑑み、バンクレジスタの内容の退
避、再格納を不要とするアドレス変換方式を提供するこ
とを目的とする。

〔課題を解決するための手段］ 第１図−実施例の構成図より、対応する機能部分を抽出
して説明する。

１０はプロセッサで、処理プログラム３０が走行状態で
あることを表す走行レベル別の走行状態信号３１を出力
する。

１〜４は複数のバンクレジスタで、それぞれ処理プログ
ラム３０の走行レベルに対応する。

６はマルチプレクサで、プロセッサ１０から出力される
走行状態信号３１に基づき、バンクレジスタ１〜４の出
力を切換える。

〔作　用〕

バンクレジスタ１〜４がアドレスデータの一部、即ち上
位ビットを保持するように構成されている場合、処理プ
ログラム３０は、バンクレジスタ１〜４のうち、自己に
割り当てられている走行レベルに対応するバンクレジス
タ（バンクレジスタｌとする）に上位アドレスデータを
セットし、以後下位アドレスデータを出力して上位アド
レスデータで示される領域内をアクセスする。

プロセッサ１０は、処理プログラム３０の走行中は、そ
のプログラムに与えられている走行レベル別の走行状態
信号３１を出力し、マルチプレクサ６は、この走行状態
信号３１によってバンクレジスタｌを選択し、保持され
ている上位アドレスデータを出力する。そして、この出
力されたアドレスデータは、プロセッサ１０から出力さ
れる下位アドレスデータとともに実アドレスデータに変
換される。

このように、バンクレジスタ１〜４には走行レベルごと
に上位アドレスデータが保持されているから、割込み等
によって走行レベルが替わっても退避する必要がなく、
従って再格納の必要もなく、その分アクセス速度が向上
する。

なお、アドレスデータの全ビットがバンクレジスタ１〜
４に保持される装置も同じ処理が行われ、同様の効果が
得られる。

〔実施例〕

本発明の実施例を図を用いて詳細に説明する。

第１図は一実施例の構成図である。

第１図は、走行レベルを４段階として４個のバンクレジ
スタ１〜４を設け、３２ビツトのアドレス幅のうち、上
位２４ビツトをそれぞれにセットする例を示している０
図中、 １０はプロセッサで、処理プログラム３０が走行してい
る間、その処理プログラム３０に割り当てられている走
行レベルを表す走行状態信号３１を出力する。

１〜４はバンクレジスタで、走行レベル０〜３に対応す
゛る。

５はデコーダＤＥＣで、プロセッサＣＰＵ　１０から出
力されるエンコードされた走行状態信号３１をデコード
する。

６はマルチプレクサＭＰＸで、ＤＥＣ５の出力でバンク
レジスタ１〜４の出力を切換える。

また、デイスプレィ部１１．フロッピィ部１２．ファイ
ル部１３．メモリ１４はアクセス対象のデバイスであり
、その他、第２図と同一符号は同一対象物を表す。

処理プログラム３０には、予め走行レベルが割り当てら
れており、それぞれ対応するバンクレジスタ１〜４を使
用して１０．メモリをアクセスする。

プロセッサ１０には、予め処理プログラム３０の走行レ
ベルが識別可能に登録されており、処理プログラム３０
が走行している間、その走行レベルをエンコードして、
例えば、４レベル（θ〜３）の場合は２ビツトで表して
出力する。

以上の構成によって、以下のようなアドレス変換制御が
行われる。

いま、走行レベル１の処理プログラム３０が走行すると
、プロセッサＩＯより走行状態信号３１としてレベル（
０，１）が出力され、ＤＥＣ５によってデコードされる
。このＤ！ｌＩＣ５の出力によりマルチプレクサＭＰＸ
　６は、バンクレジスタ１〜４の出力のうちから、走行
レベル１に対応するバンクレジスタ２の出力を選択して
アドレス変換回路７に出力する。

処理プログラム３０が、プロセッサデータバス２１およ
びプロセッサアドレスバス２２を介してバンクレジスタ
２に上位２４ビツトのアドレスデータをセットした後、
下位８ビツトを出力してアクセスすると、そのアクセス
信号により、アドレス変換回路７はバンクレジスタ２に
保持されている上位２４ビツトと、プロセッサ１０から
出力された下位８ビツトのアドレスデータにより、３２
ビツトの実アドレスデータを生成してメモリ／１０バス
２０に出力する。

ここで、走行レベル１の処理プログラム３０が走行中に
、走行レベル０の処理プログラム３０が起動されると、
走行レベル０の処理プログラム３０は、バンクレジスタ
１を使用してアクセスする。

プロセッサエ０は、走行レベルＯが走行すると、走行状
態信号３１として（０，０）を出力するから、マルチプ
レクサＭＰＸ　６によって、バンクレジスタ２からバン
クレジスタ１にその出力が切換えられる。そして走行レ
ベルＯより走行レベル１に復帰したとき、走行状態信号
３１は（０，１）となって、再びバンクレジスタ２に切
換えられる。この間、バンクレジスタ２には、割込み前
のアドレスデータが保持されているから、走行レベル１
の処理プログラム３０はそのままアクセスを継続するこ
とができ、従って、割込みした走行レベル０の処理プロ
グラム３０は、バンクレジスタ２の内容を退避。

再格納の必要がない。

以上のごとく、走行レベルに対応してバンクレジスタを
設け、走行する処理プログラムの走行レベルによって対
応するバンクレジスタに自動的に切り換えるため、バン
クレジスタの内容を退避。

再格納する必要がなく、アクセス速度が改善される。

〔発明の効果〕

以上説明したように、本発明は、走行レベル別にバンク
レジスタを設け、走行レベルによって自動的に切換える
アドレス変換方式を提供するもので、割込み等による処
理中断時にバンクレジスタの内容を退避、再格納の必要
がないから、アクセス速度が向上する効果を奏する。

【図面の簡単な説明】

第１図は一実施例の構成図、第２図は従来例の構成図、
第３図はメモリマツプ説明図である。 図中、１〜４はバンクレジスタ、５はデコーダＤＥＣ、
６はマルチプレクサＭＰＸ　、７はアドレス変換回路、
１０はプロセッサＣＰＵ　、１１はデイスプレィ部、１
２はフロッピィ部、１３はファイル部、１４はメモリ、
２０はメモリ／１０バス、２１はプロセラサブ第１図 第２図 メモリマツプ説明図 第３図

Claims (1)

1. 【特許請求の範囲】 アドレスデータの全ビットを保持するバンクレジスタま
   たはその一部を保持するバンクレジスタのうちいずれか
   一方をプロセッサの外部に備え、該プロセッサが所定の
   アドレス空間領域をアクセスする際、前記保持したアド
   レスデータを出力する処理装置において、 該プロセッサで走行する処理プログラム（３０）の走行
   レベルに対応させた複数のバンクレジスタ（１〜４）と
   、 該プロセッサ（１０）から出力される走行レベル別の走
   行状態信号（３１）に基づき、該バンクレジスタの出力
   を切換えるマルチプレクサ（６）と を設け、該処理プログラムは自己に割り当てられた走行
   レベルに対応するバンクレジスタにアドレスデータをセ
   ットし、該マルチプレクサは該処理プログラムの走行に
   より出力される前記走行状態信号に基づき、前記セット
   されたバンクレジスタに切換えてアドレスデータを出力
   することを特徴とするアドレス変換方式。