JPS60250450A - メモリエリア切換回路 - Google Patents
メモリエリア切換回路Info
- Publication number
- JPS60250450A JPS60250450A JP10450784A JP10450784A JPS60250450A JP S60250450 A JPS60250450 A JP S60250450A JP 10450784 A JP10450784 A JP 10450784A JP 10450784 A JP10450784 A JP 10450784A JP S60250450 A JPS60250450 A JP S60250450A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- byte
- memory area
- switching circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、１６ビツトマイクロコンピユータシステムの
メモリ回路に係り、特に周辺機器との兼ね合いで、バイ
ト処理あるいはバイト単位のデータのみをアクセスしよ
うとする場合に有効である。
メモリ回路に係り、特に周辺機器との兼ね合いで、バイ
ト処理あるいはバイト単位のデータのみをアクセスしよ
うとする場合に有効である。
従来のメモリアクセス回路を第１回により説明する。１
は１６ビツトマイコン（以下ＭｐｔｒとＮする）であり
、アドレスバス２、データバス３、：Ｉ 、：／ ）
ロールバス４が付属する。５はアドレスデコーダーであ
り、その出力信号は、コントロール信号ＬＤＳ、ＨＤＳ
と供に下位バイトセレクト回路６と上位バイトセレクト
回路７へ通じる。８は下位８ビツトデータ用メモリであ
り、９は上位８ビツトデータ用メモリである。
は１６ビツトマイコン（以下ＭｐｔｒとＮする）であり
、アドレスバス２、データバス３、：Ｉ 、：／ ）
ロールバス４が付属する。５はアドレスデコーダーであ
り、その出力信号は、コントロール信号ＬＤＳ、ＨＤＳ
と供に下位バイトセレクト回路６と上位バイトセレクト
回路７へ通じる。８は下位８ビツトデータ用メモリであ
り、９は上位８ビツトデータ用メモリである。
この種のメモリ回路では、１６ビツトマイコンが、バイ
ト処理あるいはバイト単位のデータのみをアクセスしよ
うとする場合、上位８ビツト用メモリ回路は使用されず
無駄になるという欠点があった。本発明は、上記欠点を
改良したものである。
ト処理あるいはバイト単位のデータのみをアクセスしよ
うとする場合、上位８ビツト用メモリ回路は使用されず
無駄になるという欠点があった。本発明は、上記欠点を
改良したものである。
本発明の目的は、１６ビツトマイコンシステムておいて
、周辺機器の兼ね合いで、バイト処理のみあるいはバイ
ト単位のデータのみをアクセスしようとする場合だおい
て、メモリを有効活用する為、メモリエリアをバイトア
クセス専用に切換えるための回路方式を提供するもので
ある。
、周辺機器の兼ね合いで、バイト処理のみあるいはバイ
ト単位のデータのみをアクセスしようとする場合だおい
て、メモリを有効活用する為、メモリエリアをバイトア
クセス専用に切換えるための回路方式を提供するもので
ある。
コンピュータは、多種多様なシステムに応用されるが、
用途によっては、同辺機器との兼ね合いでバイト処理の
みあるいはバイト単位のデータのみをアクセスする場合
がある。この場合、実装メモリエリアの中で、下位８ビ
ツトデータ用のメモリのみが使用されることになり−残
り半分つまり、上位８ピツトデータは無駄になる。本発
明はこの無駄なメモリを有効にする為に、考案したもの
である。
用途によっては、同辺機器との兼ね合いでバイト処理の
みあるいはバイト単位のデータのみをアクセスする場合
がある。この場合、実装メモリエリアの中で、下位８ビ
ツトデータ用のメモリのみが使用されることになり−残
り半分つまり、上位８ピツトデータは無駄になる。本発
明はこの無駄なメモリを有効にする為に、考案したもの
である。
〔発明の実施例〕
以下、本発明の一実施例を第２図により説明する。１０
はセレクト変換回路であり、アドレス切換および上位／
下位バイトのセレクト信号の切換を行なう。１１はイン
バータ回路である。１２は上位８ピツトデータと下位８
ピツトデータの切換を行なうデータ切換回路である。１
３はワード／バイト切換用外部スイッチである。他の構
成は、従来の実施例と同様である。
はセレクト変換回路であり、アドレス切換および上位／
下位バイトのセレクト信号の切換を行なう。１１はイン
バータ回路である。１２は上位８ピツトデータと下位８
ピツトデータの切換を行なうデータ切換回路である。１
３はワード／バイト切換用外部スイッチである。他の構
成は、従来の実施例と同様である。
かかる構成において、ワード／バイト切換用外部スイッ
チ１３を操作することにより、セレクト切換回路１０お
よびデータ切換回路１２に指令を与え、上位８ビツトデ
ータ用メモリ９を下位８ビツトデータ用メモリへ変換す
ることができる。つまり、第３図のメモリマツプ図の如
く（Ｗｌのワードアクセス（１６ビツト）専用のメモリ
エリアから（Ｂ）のバイトアクセス（８ビツト）専用の
メモリエリアに変換できる。
チ１３を操作することにより、セレクト切換回路１０お
よびデータ切換回路１２に指令を与え、上位８ビツトデ
ータ用メモリ９を下位８ビツトデータ用メモリへ変換す
ることができる。つまり、第３図のメモリマツプ図の如
く（Ｗｌのワードアクセス（１６ビツト）専用のメモリ
エリアから（Ｂ）のバイトアクセス（８ビツト）専用の
メモリエリアに変換できる。
本実施例によれば、通常の処理つまり１６ピツトのワー
ドデータ処理あるいは１６ビツトワ一ド単位のデータを
格納しようとする場合、第６図の（ロ）のようなワード
アクセス専用のメモリエリアを選択することができる。
ドデータ処理あるいは１６ビツトワ一ド単位のデータを
格納しようとする場合、第６図の（ロ）のようなワード
アクセス専用のメモリエリアを選択することができる。
またバイト処理あるいはバイト単位のみのデータを格納
しようとする場合、第３図の（Ｂ）の如く一バイトアク
セス専用のメモリエリアを選択することができる。つま
り本発明によれば、バイト処理において、無駄となるメ
モリを有効にすること忙よシ、アクセスの有効エリアを
広げるという効果がある。
しようとする場合、第３図の（Ｂ）の如く一バイトアク
セス専用のメモリエリアを選択することができる。つま
り本発明によれば、バイト処理において、無駄となるメ
モリを有効にすること忙よシ、アクセスの有効エリアを
広げるという効果がある。
本発明の他の実施例を第４図に示す。この場合切換の手
段として、ＭＰＵ１のソフトウェアにより設定可能なワ
ード／バイト切換回路を用いたもので、作用効果は上記
と同一である。
段として、ＭＰＵ１のソフトウェアにより設定可能なワ
ード／バイト切換回路を用いたもので、作用効果は上記
と同一である。
以上のように本発明によればメモリエリアを有効に利用
しながらバイト処理を行うことができる。
しながらバイト処理を行うことができる。
第１図は従来のメモリアクセス回路のブロック図、第２
図は本発明の一実施例のメモリエリア切換回路のブロッ
ク図、第３図はメモリマツプ切換の説明図、第４図は他
の一実施例のメモリエリア切換回路のブロック図である
。 ８・・・下位８ビツトデータ用メモリ、９・・・上位８
ビツトデータ用メモリ、１０・・・セレクト切換回路、
１２・・・データ切換回路、１３・・・ワード／バイト
切換用外部スイッチ、１４・・・ワード／バイト切換回
路
図は本発明の一実施例のメモリエリア切換回路のブロッ
ク図、第３図はメモリマツプ切換の説明図、第４図は他
の一実施例のメモリエリア切換回路のブロック図である
。 ８・・・下位８ビツトデータ用メモリ、９・・・上位８
ビツトデータ用メモリ、１０・・・セレクト切換回路、
１２・・・データ切換回路、１３・・・ワード／バイト
切換用外部スイッチ、１４・・・ワード／バイト切換回
路
Claims (1)
- １．１６ビツトマイクロコンピユータシステムにおける
、下位８ビツトデータを格納するメモリと上位８ビツト
データを格納するメモリを有するワードアクセス専用の
メモリエリアにおいて、上位８ビツト用のメモリエリア
を下位８ビツトアクセス用に切換するためのアドレス切
換回路とデータ切換回路およびワード／バイト切換用外
部スイッチを設け、メモリエリアをバイトアクセス（８
ビツトデータ）専用のメチリエリアに変換することを特
徴とするメモリエリア切換回路。 ２、切換の手段として一ソフトウアによυ設定を行なう
ワード／バイト切換回路を用いたことを特徴とする特許
請求の範囲第一項記載のメモリエリア切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10450784A JPS60250450A (ja) | 1984-05-25 | 1984-05-25 | メモリエリア切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10450784A JPS60250450A (ja) | 1984-05-25 | 1984-05-25 | メモリエリア切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250450A true JPS60250450A (ja) | 1985-12-11 |
Family
ID=14382405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10450784A Pending JPS60250450A (ja) | 1984-05-25 | 1984-05-25 | メモリエリア切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150447A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Xerox Co Ltd | 画像デ−タ記憶制御装置 |
| JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129925A (en) * | 1977-04-19 | 1978-11-13 | Fujitsu Ltd | Memory device |
| JPS5555489A (en) * | 1978-10-19 | 1980-04-23 | Sanyo Electric Co Ltd | Data processing system |
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
| JPS5949639A (ja) * | 1982-09-16 | 1984-03-22 | Hitachi Ltd | 記憶回路の語長変更回路 |
| JPS5968068A (ja) * | 1982-10-12 | 1984-04-17 | Nec Corp | メモリボ−ド |
-
1984
- 1984-05-25 JP JP10450784A patent/JPS60250450A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129925A (en) * | 1977-04-19 | 1978-11-13 | Fujitsu Ltd | Memory device |
| JPS5555489A (en) * | 1978-10-19 | 1980-04-23 | Sanyo Electric Co Ltd | Data processing system |
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
| JPS5949639A (ja) * | 1982-09-16 | 1984-03-22 | Hitachi Ltd | 記憶回路の語長変更回路 |
| JPS5968068A (ja) * | 1982-10-12 | 1984-04-17 | Nec Corp | メモリボ−ド |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150447A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Xerox Co Ltd | 画像デ−タ記憶制御装置 |
| JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
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