JPH03263144A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH03263144A JPH03263144A JP2062975A JP6297590A JPH03263144A JP H03263144 A JPH03263144 A JP H03263144A JP 2062975 A JP2062975 A JP 2062975A JP 6297590 A JP6297590 A JP 6297590A JP H03263144 A JPH03263144 A JP H03263144A
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- JP
- Japan
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- memory
- address
- cache memory
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- cache
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 97
- 239000000872 buffer Substances 0.000 claims description 3
- 230000010365 information processing Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置におけるキャッシュメモリの構
成方法に関し、特にローカルにアクセスするメモリ機能
を持たせることができるキャッシュメモリ装置に関する
。
成方法に関し、特にローカルにアクセスするメモリ機能
を持たせることができるキャッシュメモリ装置に関する
。
本発明は、プロセッサ内部にローカルにアクセス可能な
、アドレス領域を持ち、プロセッサ固有に使用されるデ
ータやプログラムをこの領域に格納し、更にシステムバ
スに接続されるメインメモリの内容をバッファリングす
るキャッシュメモリを備えるシステムにおいて、キャッ
シュメモリのアドレス領域を分割し、ローカルにアクセ
ス可能なアドレス領域にアクセスした場合、キャッシュ
メモリへのエントリアドレスを固定的にローカルメモリ
用に対して設定されたアドレスに変換し、常にこのアク
セスをキャッシュメモリをヒツト状態として扱い、メイ
ンメモリアドレス領域にアクセスした場合は、キャッシ
ュメモリへのエントリアドレスを、前記ローカルメモリ
用に割り当てられたエントリアドレス以外にマツピング
してアクセスすることを特長とするキャッシュメモリ装
置。
、アドレス領域を持ち、プロセッサ固有に使用されるデ
ータやプログラムをこの領域に格納し、更にシステムバ
スに接続されるメインメモリの内容をバッファリングす
るキャッシュメモリを備えるシステムにおいて、キャッ
シュメモリのアドレス領域を分割し、ローカルにアクセ
ス可能なアドレス領域にアクセスした場合、キャッシュ
メモリへのエントリアドレスを固定的にローカルメモリ
用に対して設定されたアドレスに変換し、常にこのアク
セスをキャッシュメモリをヒツト状態として扱い、メイ
ンメモリアドレス領域にアクセスした場合は、キャッシ
ュメモリへのエントリアドレスを、前記ローカルメモリ
用に割り当てられたエントリアドレス以外にマツピング
してアクセスすることを特長とするキャッシュメモリ装
置。
例えば第２図は、従来のローカルメモリとキャッシュメ
モリの構成を示したブロック図である。
モリの構成を示したブロック図である。
フロセッサ１０３は、内部バス１０１に接続され、キャ
ッシュメモリ１０４とローカルメモリ１０５とにアクセ
スできる。キャッシュメモリ１０４は、システムバス１
０２を介してメインメモリ１０６と接続されている。こ
こでは、キャッシュメモリ１０４のＲＡＭとローカルメ
モリとが別々のメモリで構成されていることを示してい
る。
ッシュメモリ１０４とローカルメモリ１０５とにアクセ
スできる。キャッシュメモリ１０４は、システムバス１
０２を介してメインメモリ１０６と接続されている。こ
こでは、キャッシュメモリ１０４のＲＡＭとローカルメ
モリとが別々のメモリで構成されていることを示してい
る。
しかし半導体メモリ素子技術の進歩に伴い、メリ素子の
容量が大容量化してきた。この傾向はメモリのワードア
ドレスが大きくなる方向に顕著である。このためローカ
ルメモリに必要なワード数が少なくて済むのに、余分な
アドレス容量を持つメモリ素子を使用しなければならず
、ハードウェア物量・コストの削減上問題があった。
容量が大容量化してきた。この傾向はメモリのワードア
ドレスが大きくなる方向に顕著である。このためローカ
ルメモリに必要なワード数が少なくて済むのに、余分な
アドレス容量を持つメモリ素子を使用しなければならず
、ハードウェア物量・コストの削減上問題があった。
本発明の目的はこのような欠点を除去し、キャッシュメ
モリ用に用意されたメモリ用の一部を使用してローカル
メモリを実現することにある。
モリ用に用意されたメモリ用の一部を使用してローカル
メモリを実現することにある。
情報処理装置内部にローカルにアクセス可能なメモリを
持ち、システムバスに接続されるメインメモリの内容を
バッファリングするキャッシュメモリを備えるシステム
において、キャッシュメモリの為に用意されたＲＡＭの
アドレス領域を分割し、ローカルにアクセス可能なアド
レス領域にアクセスした場合は、キャッシュメモリへの
エントリアドレスを固定的に設定されたローカルにアク
セス可能なメモリのために用意された前記ＲＡＭアドレ
ス領域に変換し、常にキャッシュメモリをヒツト状態と
して扱い、メインメモリアドレス領域にアクセスした場
合は、キャッシュメモリのエントリアドレスを前記ロー
カルにアクセス可能なキャッシュメモリのアドレス領域
外に変換してアクセスして構成される。
持ち、システムバスに接続されるメインメモリの内容を
バッファリングするキャッシュメモリを備えるシステム
において、キャッシュメモリの為に用意されたＲＡＭの
アドレス領域を分割し、ローカルにアクセス可能なアド
レス領域にアクセスした場合は、キャッシュメモリへの
エントリアドレスを固定的に設定されたローカルにアク
セス可能なメモリのために用意された前記ＲＡＭアドレ
ス領域に変換し、常にキャッシュメモリをヒツト状態と
して扱い、メインメモリアドレス領域にアクセスした場
合は、キャッシュメモリのエントリアドレスを前記ロー
カルにアクセス可能なキャッシュメモリのアドレス領域
外に変換してアクセスして構成される。
まず本発明の概要について述べる。
本発明は、メインメモリの内容のコピーを保持するキャ
ッシュメモリ用のデータＲＡＭと、メインメモリのどの
部分のコピーを保持しているかを示すディレクトリＲＡ
Ｍと、キャッシュメモリ内にアクセス対象となるデータ
が存在するかどうかを判定するアドレス比較器を持つ、
そして、ディレクトリＲＡＭに供給されるアドレスは、
ローカルメモリに割り当てられたアドレス領域の場合、
キャッシュメモリのデータＲＡＭの領域の内、ローカル
メモリ用に割り当てられた、キャッシュメモリのアドレ
スにマツピングを行い、キャッシュメモリのアドレス比
較器を常にヒツト状態となるように強制的にセットする
。
ッシュメモリ用のデータＲＡＭと、メインメモリのどの
部分のコピーを保持しているかを示すディレクトリＲＡ
Ｍと、キャッシュメモリ内にアクセス対象となるデータ
が存在するかどうかを判定するアドレス比較器を持つ、
そして、ディレクトリＲＡＭに供給されるアドレスは、
ローカルメモリに割り当てられたアドレス領域の場合、
キャッシュメモリのデータＲＡＭの領域の内、ローカル
メモリ用に割り当てられた、キャッシュメモリのアドレ
スにマツピングを行い、キャッシュメモリのアドレス比
較器を常にヒツト状態となるように強制的にセットする
。
メインメモリに割り当てられたアドレス領域をアクセス
する場合、キャッシュメモリのディレクトリエントリア
ドレスが、ローカルメモリ用に割り当てられた領域以外
を示していればそのままキャッシュディレクトリＲＡＭ
にアクセスし、ローカルメモリに割り当てられたアドレ
スを示していれば、アドレス変換回路により、本来のキ
ャッシュメモリとして使用される領域のアドレスに変換
することを特長としている。
する場合、キャッシュメモリのディレクトリエントリア
ドレスが、ローカルメモリ用に割り当てられた領域以外
を示していればそのままキャッシュディレクトリＲＡＭ
にアクセスし、ローカルメモリに割り当てられたアドレ
スを示していれば、アドレス変換回路により、本来のキ
ャッシュメモリとして使用される領域のアドレスに変換
することを特長としている。
次に、本発明について図面に基づいて説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第１図において、データＲＡＭ １は、キャッシュメ
モリのデータを保持するとともに、一部をローカルメモ
リの領域として使用される。ディレクトリＲＡＭ２は、
データＲＡＭ １に保持されているデータのメインメ
モリ上のアドレスを保持している。このキャッシュメモ
リには、プロセッサ内の実アドレスレジスタ４から、ア
ドレスが供給される。このアドレスの上位はロウアドレ
スとして、ディレクトリＲＡＭの出力と、アドレス比較
器６とによって比較され、結果がヒツト信号となる。実
アドレスの下位は、カラムアドレスとして、直接または
アドレス変換回路８を経由して、キャッシュのデータＲ
ＡＭおよびディレクトリＲＡＭにアドレスとして供給さ
れる。
モリのデータを保持するとともに、一部をローカルメモ
リの領域として使用される。ディレクトリＲＡＭ２は、
データＲＡＭ １に保持されているデータのメインメ
モリ上のアドレスを保持している。このキャッシュメモ
リには、プロセッサ内の実アドレスレジスタ４から、ア
ドレスが供給される。このアドレスの上位はロウアドレ
スとして、ディレクトリＲＡＭの出力と、アドレス比較
器６とによって比較され、結果がヒツト信号となる。実
アドレスの下位は、カラムアドレスとして、直接または
アドレス変換回路８を経由して、キャッシュのデータＲ
ＡＭおよびディレクトリＲＡＭにアドレスとして供給さ
れる。
第３図では、実メモリのアドレス空間を示している。こ
の例では、実アドレスが２４ビツトで、１６メガバイト
の空間を示している。１６メガバイトの空間の内、下位
の８メガバイトがメインメモリの領域としてとられ、最
上位の１６にバイトがプロセッサのローカルメモリとし
てアドレスが割り付けられている。
の例では、実アドレスが２４ビツトで、１６メガバイト
の空間を示している。１６メガバイトの空間の内、下位
の８メガバイトがメインメモリの領域としてとられ、最
上位の１６にバイトがプロセッサのローカルメモリとし
てアドレスが割り付けられている。
第４図は、アドレス変換回路８の動作を一例を示してい
る。ローカルメモリアドレス領域アクセスを示すビット
（ローカルメモリで示す）と実アドレスのビット８から
１１ビツト（Ａ８〜Ａｌｌで示す）を入力して、キャッ
シュメモリのアドレスの上位２ビツト（ＣＡＯ・ＣＡＬ
で示す）を供給する。もしローカルメモリをアクセスす
る場合には出力のアドレスを強制的に「１１」にセット
する。ローカルメモリアクセス以外で、アドレスビット
Ａ８、Ａ９が「１１」以外で有れば、そのビット内容を
出力し、「１１」であれば、アドレスビット１０・１１
のビットの値を出力する。ただし、アドレスビットＡＩ
Ｏ，Ａｌｌが「１１」であれば出力を強制的に「００」
とする。なお図中×は１・０のいずれでもよいことを示
す。
る。ローカルメモリアドレス領域アクセスを示すビット
（ローカルメモリで示す）と実アドレスのビット８から
１１ビツト（Ａ８〜Ａｌｌで示す）を入力して、キャッ
シュメモリのアドレスの上位２ビツト（ＣＡＯ・ＣＡＬ
で示す）を供給する。もしローカルメモリをアクセスす
る場合には出力のアドレスを強制的に「１１」にセット
する。ローカルメモリアクセス以外で、アドレスビット
Ａ８、Ａ９が「１１」以外で有れば、そのビット内容を
出力し、「１１」であれば、アドレスビット１０・１１
のビットの値を出力する。ただし、アドレスビットＡＩ
Ｏ，Ａｌｌが「１１」であれば出力を強制的に「００」
とする。なお図中×は１・０のいずれでもよいことを示
す。
このアドレス変換回路を使用することにより、キャッシ
ュメモリとして動作する。ＲＡＭアドレスの部分とロー
カルメモリのアドレス部分を分離することが可能となる
。
ュメモリとして動作する。ＲＡＭアドレスの部分とロー
カルメモリのアドレス部分を分離することが可能となる
。
本発明のキャッシュメモリ装置は、以上説明したように
、実アドレスを解読してローカルメモリへのアクセスで
あると判明した場合には、アドレス変換回路によりキャ
ッシュメモリ領域の一部に組み込まれたローカルメモリ
用の領域を指定するように実アドレスの一部を変換し、
メインメモリへのアクセスの場合には、ローカルメモリ
用に確保されたキャッシュメモリ領域以外のキャッシュ
メモリエントリにアドレスを変換することにより、ロー
カルメモリとキャッシュメモリを一組のＲＡＭにより実
現できるという効果がある。
、実アドレスを解読してローカルメモリへのアクセスで
あると判明した場合には、アドレス変換回路によりキャ
ッシュメモリ領域の一部に組み込まれたローカルメモリ
用の領域を指定するように実アドレスの一部を変換し、
メインメモリへのアクセスの場合には、ローカルメモリ
用に確保されたキャッシュメモリ領域以外のキャッシュ
メモリエントリにアドレスを変換することにより、ロー
カルメモリとキャッシュメモリを一組のＲＡＭにより実
現できるという効果がある。
第１図、第２図はそれぞれ、本発明の一実施例。
従来の方式を示すためのブロック図、第３図はメモリマ
ツプの例を示す説明図、第４図はアドレス変換回路の変
換例を示す説明図。 １・・・データＲＡＭ、２・・・ディレクトリＲＡＭ、
３・・・データバス、４・・・実アドレスレジスタ、５
・・・ローカルメモリアドレスデコーダ、６・・・アド
レス比較器、７・・・ヒツト信号、８・・・アドレス変
換回路、９．１０・・・キャッシュエントリアドレス。
ツプの例を示す説明図、第４図はアドレス変換回路の変
換例を示す説明図。 １・・・データＲＡＭ、２・・・ディレクトリＲＡＭ、
３・・・データバス、４・・・実アドレスレジスタ、５
・・・ローカルメモリアドレスデコーダ、６・・・アド
レス比較器、７・・・ヒツト信号、８・・・アドレス変
換回路、９．１０・・・キャッシュエントリアドレス。
Claims (1)
- 情報処理装置内部にローカルにアクセス可能なメモリを
持ち、システムバスに接続されるメインメモリの内容を
バッファリングするキャッシュメモリを備えるシステム
において、キャッシュメモリの為に用意されたＲＡＭの
アドレス領域を分割し、ローカルにアクセス可能なアド
レス領域にアクセスした場合は、キャッシュメモリへの
エントリアドレスを固定的に設定されたローカルにアク
セス可能なメモリのために用意された前記ＲＡＭアドレ
ス領域に変換し、常にキャッシュメモリをヒット状態と
して扱い、メインメモリアドレス領域にアクセスした場
合は、キャッシュメモリのエントリアドレスを前記ロー
カルにアクセス可能なキャッシュメモリのアドレス領域
外に変換してアクセスして成ることを特徴とするキャッ
シュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062975A JPH03263144A (ja) | 1990-03-13 | 1990-03-13 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062975A JPH03263144A (ja) | 1990-03-13 | 1990-03-13 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263144A true JPH03263144A (ja) | 1991-11-22 |
Family
ID=13215867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062975A Pending JPH03263144A (ja) | 1990-03-13 | 1990-03-13 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219197B2 (en) | 2002-10-30 | 2007-05-15 | Kabushiki Kaisha Toshiba | Cache memory, processor and cache control method |
-
1990
- 1990-03-13 JP JP2062975A patent/JPH03263144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219197B2 (en) | 2002-10-30 | 2007-05-15 | Kabushiki Kaisha Toshiba | Cache memory, processor and cache control method |
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