JPS6015971B2 - 緩衝記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は緩衝記憶装置、特に仮想空間の一部が実空間に
、実空間の一部が緩衝記憶に記憶される緩衝記憶装置に
関する。

概して、緩衝記憶装置の管理は、仮想アドレスを実アド
レスに変換し、べ−ジ内アドレスにより指定された同時
に読みだされるＫ（Ｋ２１）個の情報のうち、実ページ
番号をキーとして、緩衝記憶管理回路で有効だと指定し
た１個の情報が、実空間すなわち主記憶の写しとして利
用される。従来、この種の緩衝記憶装置は、ページ内ア
ドレスで、アドレスしうる記憶位置が、Ｋ個存在すると
見数された。従って、この種の緩衝記憶装置においては
、性能向上（主記憶の写しが、緩衝記憶に存在する確率
の増大）のためには、Ｋページ分の記憶をＪ＝２ｐ×Ｋ
なる、Ｊページ分の記憶に増加させることにより実現で
きた。このことは、Ｊ個（Ｊ＝２Ｋ）の記憶を同時にア
クセスすることを意味する。特に緩衝記憶の読み出し‘
ま、並行して読みだされたＪ個の情報から一つの有効な
情報を選択することを意味し、この読み出し／選択に要
する遅れ時間は、緩衝記憶の増大による性能向上率を鈍
化させていた。すなわち、従来の緩衝記憶装置では緩衝
記憶の容量を２ｐ倍するには、読み出し情報は２ｐ倍と
なり、これを１′２ｐに選択する手段がさらに付加され
ることとなる。本発明は、緩衝記憶と、その管理に用い
られる緩衝記憶管理記憶を、従来方式では、実アドレス
のページ内アドレス（これは、仮想アドレスのページ内
アドレスに等価である。

）で、アドレスしていたものを、仮想アドレスの仮想ペ
ージ番号を指定するビットのうちのＰビットとべ‐ジ内
アドレスを結合した緩衝記憶アドレスでアドレス可能な
ものにすることにより、前記Ｋの値を増加させないにも
かかわらず、２ｐ倍の容量を有する緩衝記憶を実現する
もので、緩衝記憶の貴込み／読出し１こ係わる金物の遅
れ時間を増大させることなく性能価格比の向上した緩衝
記憶装鷹を提供するものである。本発明は、仮想アドレ
スの仮想ページ番号を指定するビットのうちのＰビット
とべ−ジ内アドレスにより構成される緩衝記憶アドレス
によりアドレスされ、主記憶（実アドレスによりアドレ
スされる）の一部の写しを保持する緩衝記憶と、仮想ア
ドレスを格納する仮想アドレス格納回路と、仮想アドレ
スを実アドレスに変換するアドレス変換回路と、緩衝記
憶に保持した情報を実アドレスと対応させて管理する緩
衝記憶管理回路と、上記実アドレスを保持する実アドレ
ス内の実ページ番号と、緩衝記憶管理回路（仮想アドレ
スの仮想ページ番号を指定するビット内のＰビットとべ
−ジ内アドレスにより構成される緩衝記憶アドレスによ
りアドレスされる）から読み出された情報とを比較する
比較回路の一致出力により緩衝記憶の議出し情報の有効
性を示すことができることを特徴とした緩衝記憶である
。

次に本発明の実施例について図面を参照して説明する。

第１図は、本発明を説明するための緩衝記憶装置の概略
ブロック図を示す。第１図に示す緩衝記憶は、仮想アド
レス格納回滋１と、この仮想アドレス格納回路１から与
えられる仮想アドレス１０を実アドレス３０‘こ変換す
るアドレス変換回路３と、該アドレス変換回路３で変換
された実アドレス３０と、緩衝記憶５に保持された情報
の単位の対応する実アドレス４０を保持する緩衝記憶管
理回路４と、仮想アドレス１０にもとづいて緩衝記憶管
理回路４から出力される実アドレス４０と、アドレス変
換回路３で変換した実アドレス３０とを比較する比較回
路７と、この比較回路７からの一致信号７０１こより、
緩衝記憶５から読み出した情報群５０から、一つの情報
６０を選択する情報選択回路６とを含む。本発明の理解
のために、本発明に係わる従釆技術から説明する。

仮想アドレスは、情報処理装置が、ソフトウェアによっ
て与えることのできるアドレスで、主記憶空間をアドレ
スする裏アドレスに比して十分に大きいアドレス空間（
仮想記憶空間）を与えることが可能である。例えばｍ＋
ｎピツトのアドレスシステムは、２冊ｎのアドレス可能
なバイト（あるいはキャラィタワードでもよい。）を供
給する。アドレス空間の管理手法として、ページ空間２
ｎを、単位にして級かう場合について説明すると２ｍｍ
のアドレス空間は、２ｍ個の仮想ページからなる。しか
し、主記憶の大きさは、ｍ》１なる２１個の実ページか
らなる２１十ｍのアドレス空間しか保持しないのが通例
である。従って、限られた主記憶空間を用いて、２ｍＭ
のアドレスの空間の情報を処理するために、アドレス空
間を転写（マップ）するいわゆるべ−ジング手法がとら
れる。このとき、主記憶と仮想記憶間で転送される命令
、オペランドあるいは、その両方からなる固定長（がバ
イトあるし、は巡バイト）の情報はページ単位に区切ら
れる。ページ内アドレス（ｎビットのパターン）は、仮
想アドレスと実アドレスで同一（共用される）であって
、アドレス変換は、仮想アドレス内のｍビットパターン
を実アドレスの１ビットパターンに変換するすなわち、
仮想ページ番号を実ページ番号に変換することになる。
また、主記憶へのアクセス時間を短縮する目的で緩衝記
憶が準備され、主記憶の情報の写しが、緩衝記憶に保持
される。仮想記憶、主記憶および緩衝記憶間の情報の管
理を、第２図を参照して説明する。と、仮想空間９は、
２ｍ個の仮想ページからなる。

各仮想ページ９０は、２ｎバイトの大きさ（例えば小バ
イト）からなる。これらは、仮想アドレス１００によっ
てアドレスされる。しかし、仮想空間９は、主記憶９９
に比して、十分に大きいので仮想アドレス１００で指定
した情報は、主記憶９９上のある実ページ内に割り当て
て転写したのちに処理される。仮想アドレス１０川こよ
る情報の読み出し手順は、以下のとおりである。仮想ア
ドレス１００が、与えられると、仮想ページ番号１０１
（例えば仮透想アドレスの上位ｍビットの情報）は、ア
ドレス変換回路３に与えられ、ここで、主記憶９９上の
使用しても良い実ページ番号３００（実アドレスの上位
１ビットの情報）に変換される。つまり、仮想ページ番
号１０１を、アドレス変換回路３で変換して得られる実
ページ番号３００で置換したのち得られる、実アドレス
２（ページ内アドレスは仮想アドレスと実アドレスで同
一）を用いて、主記憶９９を読み出すことにより求める
情報が得られる。加えて、主記憶９９へのアクセスを高
速化するために緩衝記憶５が用いられるが、緩衝記憶５
の動作は、以下のとおりである。緩衝記憶５は全体とし
て２ｋページ分の大きさである。一方、緩衝記憶５と主
記憶９９間のデータ転送単位は、ブロックと呼ばれ、ペ
ージサイズの２ｎ分の１（この例ではバイト単位）の大
きさである。（９１，９２，９３等）。緩衝記憶５が、
未使用状態で、主記憶９９が読みだされると、読みださ
れたブロック単位の情報は、２ｋブロックの容量を持つ
コンバートメントと呼ばれる記憶回路（例えばＬｏ，Ｌ
，等）内の実アドレス２のページ内アドレス２０２（仮
想アドレスのべ−ジ内アドレス１０２に同じ）で指定さ
れるブロック９３に書き込まれる。その際談ブロックの
情報が、主記憶９９上のどの実ページ２０１（実べ−ジ
３００と同一）から持つてこられたかを、後で参照でき
るように、緩衝記憶管理回路４と呼ばれる金物に実ペー
ジ２０１が記憶される。緩衝記憶管理回路４は緩衝記憶
５と同数のコンバートメントからなり、各コンバートメ
ントも緩衝記憶５のコンバートメント内のブ。ック数と
同数の記憶単位９４を含む。そして、実アドレス２のペ
ージ内アドレス２０２（仮想アドレスのページ内アドレ
スでも同じ）によって、２ｋ個分の情報を管理しており
、情報として実ページ２０１（主記憶９９から、緩衝記
憶５へロードしたブロックの主記憶９９上の実ページ番
号２０１）を保持している。また、緩衝記憶管理回路４
は、比較回路７（２ｋ個の比較部からなる）を有してお
り、この比較回路７は緩衝記憶管理回路４内の記憶回路
４００（一般にアドレスアレイという。）から読み出さ
れる。２ｋ個の実ページ番号４０と、主記憶９９を読み
出すための実アドレス２内の実ページ番号２０１との比
較を行なう。

比較回路７で実ページ番号が一致することは、主記憶９
９に記憶されている情報（ブロック単位）の写しが、緩
衝記憶５内にあることを意味し、２ｋ個のコンバートメ
ントからの読出しのうち、一致を報告したコンバートメ
ントに対応する緩衝記憶５内のブロック９３内に必要な
情報が含まれることを意味する。コンバートメントの数
（２ｋ）は普通４〜１釘圏で、主記憶９９の情報の写し
が、緩衝記憶５に存在する確率を高めるために複数個存
在するが１個であってもよい。従って、緩衝記憶５は全
体として２ｋ個のページサイズの記憶からなり、２ｋＭ
のブロックの集合からなる。本発明は、情報処理装置の
性能（ビット率）を増大させても、アクセス時間が増大
しない緩衝記憶を提供するものである。

また、性能（ビット率）を一定に保つならばアクセス時
間がより短かし、緩衝記憶装置を与える。すなわち複数
個の情報を緩衝記憶から読みだし、択一的に〜必要情報
を選択することによる時間遅れを、並列に読みだす情報
数を減少させることにより小さくし、同時に、これにか
かわる金物量を減少させることができる。また、本発明
は、コンバートメント数の減少による緩衝記憶５内の情
報のミス率（主記憶情報の緩衝記憶への写しが存在しな
い割合）が高くなることがないように、１コンバートメ
ントあたりの情報貯蔵容量をページサイズを超えて含ま
せるようにしたものである。近年の記憶素子の性能向上
により、高性能な容量（ワード方向）の大きい素子が開
発されるようになり、本発明の具体的実現上極めて好都
合である。以下に本発明の第１の実施例について、第３
図を用いて詳細に示す。第３図を参照すると、第１の実
施例は、以下のように動作する。第２図に示す従来の緩
衝記憶装置と、仮想アドレスを実アドレスへ変換するア
ドレス変換回路は、同一であるが、緩衝記憶５′と緩衝
記憶管理回路４′は、２ｐ倍となっている。コンバート
メント数は、第２図に合わせて同数にして説明する。こ
れにより、比較回路も同一となる。従来の緩衝記憶菱燈
との別の相違点は、緩衝記憶５′及び緩衝記憶管理回路
４′をアクセスするアドレスが、従来、ページ内アドレ
スのｎビット１０２（あるいは２０２）であったのに対
し、仮想ページ番号のうちのＰビット１０５（例えば下
位Ｐビット）を含むＰ＋ｎビットのアドレス１０４でア
クセスを行なうことにある。これにより従来の緩衝記憶
装置に比し、２ｐ倍のページ（２ｐ＋ｋ個のページ）を
アクセスできる。本発明を用いた緩衝記憶によっても緩
衝記憶管理回路４′内で管理される情報は、２川ｐ（コ
ンバートメント内のブロック数）×２ｋ（コンバートメ
ント数）個の実ページ９３である。すなわち、従来、コ
ンバートメント数を２ｐ倍の２ｋ＋ｐとし、コンバート
メント内のブロック数が、２ｎであったのと同等の効果
が、コンバートメント数を固定したまま各コンバートメ
ントの大きさを大きくした形で実現できる。このとき緩
衝記憶管理回路４′内の記憶回路４００′内の各ェント
川ま、１ビットの実ページの情報を含み、そのときの実
アドレス２の上位１ビットと比較回路７で一致している
かどうかチェックされる。ここで、一致していることが
判明すれば情報選択回路６によって対応する情報が選択
される。さらに、第４図を用いて、本発明の第２の実施
例を示す。

本実施例においては、第１の実施例と次の２点で差異が
ある。その一つの相違点は、仮想ページ番号の下のＰビ
ット１０５と該仮想べ−ジ番号をアドレス変換回路３を
通して変換した後の実ページ番号の下のＰビット２０５
を比較する比較回路８を有し、比較回路８での一致を検
出したときのみ、様終的に選ばれた情報６０を有効情報
６１とする点である。第２の実施例における、もう一つ
の相違点‘ま、比較回路７で比較される情報が、実ペー
ジ番号の上位１−ｐビットと緩衝記憶管理回路４′内の
記憶回路４００′に保存されている各ェントリのアドレ
ス情報の１−ｐビットの情報であることである。本実施
例においては、第１の実施例より、さらに、記憶回路４
００′の容量および、比較回路７のビット中が４・さい
ための金物量の減少が可能となる。ちなみに、ｐが２、
ｎが７（１つのコンバートメントが１２８ブロック）、
４コンバートメントであると仮定すると、第１の実施例
に比して、緩衝記憶管理回路４′内の記憶回路４００′
の容量は、２ビット×１２８×４×４＝４Ｋビット分小
さくなる。本実施例における比較回路８の機能をより詳
細に説明すると以下のごとくである。

従来の緩衝記憶装置および、第１の実施例として第３図
に示す緩衝記憶においては、比較回路７による、一致検
出は、緩衝記憶５（又は５′）に仮想アドレスにより今
、アクセスしようとしている主記憶の写しが存在してい
ることを示した。

第２の実施例においては該一致検出は、緩衝記憶５′に
、求める主記憶９９の写しが存在する可能性を表示する
だけである。すなわち、仮想ページ番号と変換後の実ペ
ージ番号の下のＰビットが一致していれば、はじめて、
求める主記憶９９の写しが緩衝記憶５′に存在すると言
える。換言すれぱ、仮想ページ番号の下のＰビットが、
実ページ番号の下のＰビットと一致するように、ソフト
ウェアでアドレス変換されることを期待している。これ
は、無意識にコーディングされても若番からページを割
り振られることが多いので、自然的にＰビットの一致が
見られると考えられるが、プログラマがべ−ジの割り付
けに、Ｐビットを一致させるという条件を付加すること
により、完全なものとなる。第２の実施例における動作
は、要約すると伍審想アドレス１００は、アドレス変換
回路３で、実アドレス２に変換される。仮想アドレス内
の仮想ページ番号の下位Ｐビット１０５とページ内アド
レスｎビット１０２を結合したＰ＋ｎビットの情報１０
４をアドレスとして、複数コンバートメント（例えば、
４コンバートメント）のＰ＋ｎワードの緩衝記憶管理回
路４内の記憶回路４００′をアクセスし、コンバートメ
ント数だけの実ページ番号４０′を読み出し、該実ペー
ジ番号と上記アドレス変換回路で変換された実ページ番
号の一部の２０３を比較回路７で比較する。比較回賂７
は、コンバートメントに対応して存在し（例えば、４個
）、あるコンバートメントでの一致信号７０は、それに
対応して読み出された緩衝記憶５′（コンバートメント
対応で、各コンバートメントがＰ＋ｎ個のブロックから
なる）上の、伍乏想ページ番号の下位Ｐビットと、ペー
ジ内アドレスｎビットを結合したアドレスから読みださ
れたブロック９３が、求める主記憶９９上のブロックの
写しである大きな可能性を与える。仮想べ−ジ番号と実
ページ番号の各々の下位Ｐビットを比較するための比較
回路８での一致を並行して謀らべられ、比較回路８で一
致を検出したときのみ、比較回路７で選択された情報が
求める主記憶９９の写しである。これは性能向上の目的
でコンバートメント数を２ｐ倍にする従来の緩衝記憶で
行なった同等以上の効果が、本発明においては、コンバ
ートメント数は、固定したまま、ページサイズの緩衝記
憶５′を２ｐ倍にすることにより実現できる。本発明は
ストアスルー方式に限らず、スワップ方式を採用した緩
衝記憶であっても適用可能である。従来緩衝記憶を２ｐ
倍すると、比較回路ならびに情報選択回路とが、２ｐ倍
に増大するが、本発明を用いると比較回路情報選択回路
は何ら改造を加えることなく、同一の回路を用いること
ができ、わずかに緩衝記憶、緩衝記憶管理回路のアドレ
ス機能を増大させるのみで、同等の性能向上が期待でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明を説明するための緩衝記憶装置の概略ブ
ロック図、第２図は、従来の緩衝記憶装置の一例を示す
詳細ブロック図、第３図、第４図はそれぞれ本発明を用
いた緩衝記憶装置の一実施例の詳細ブロック図である。 図において、１・・・・・・仮想アドレス格納回路、３
・・・・・・アドレス変換回路、４，４′・…・・緩衝
記憶管理回路、５，５′・・・・・・緩衝記憶、６・・
・・・・情報選択回路、７・・・・・・比較回路、８…
・・・比較回路、９・・・・・・仮想空間、９９・・・
・・・主記憶（実空間）、４００，４００′・・・・・
・記憶回路である。第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 仮想ページ番号とページ内アドレスとからなり仮想
   空間の記憶位置を指示する仮想アドレスを格納する仮想
   アドレス格納手段と、 前記仮想ページ番号を実ページ
   番号に変換しこの実ページ番号と前記ページ内アドレス
   とよりなり実空間の記憶位置を指示する実アドレスを発
   生するアドレス変換手段と、 前記仮想ページ番号の少
   なくとも１ビツトと前記ページ内アドレスとからなる緩
   衝記憶アドレスで指定される記憶位置に実ページ番号を
   記憶した緩衝記憶管理手段と、 前記緩衝記憶管理手段
   に記憶された実ページ番号と、ページ内アドレスとで示
   される実アドレスによつて指示される情報に対応する情
   報が前記緩衝記憶アドレスで指示された記憶位置に記憶
   されている緩衝記憶と、 前記アドレス変換手段で発生
   する実ページ番号と一致した実ページ番号が前記緩衝記
   憶管理手段の前記緩衝記憶アドレスで指示される記憶位
   置から読み出されたときに前記仮想アドレスで指示され
   る情報が前記緩衝記憶されていることを示す比較結果を
   出力する比較手段とを含むことを特徴とする緩衝記憶装
   置。