JPH09259041A

JPH09259041A - キャッシュメモリ制御方式

Info

Publication number: JPH09259041A
Application number: JP8071753A
Authority: JP
Inventors: Kiyokazu Nishioka; 清和西岡; Koji Hosoki; 浩二細木; Keiji Kojima; 啓二小島; Toru Nojiri; 徹野尻; Kazuhiko Tanaka; 和彦田中; Yoshibumi Fujikawa; 義文藤川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】プロセッサのメモリアクセス効率を向上するた
めのキャッシメモリに関わり、とくに、キャッシュメモ
リのエントリコンフリクトによるミスヒット率の低減に
最適なキャッシュメモリの制御方式を提供する。【解決手段】複数のメモリ領域で構成し、各々異なるメ
モリアクセスの局所性を有するメインメモリ１５とキャ
ッシュメモリ１０で構成するシステムで、各メモリ領域
に最適なアドレス情報の変換方法を動的に選択可能であ
り、変換後のアドレス情報をキャッシュメモリ１０及び
メインメモリ１５へ供給するマッピング回路８を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサのメモ
リアクセス効率を向上するためのキャッシメモリに関す
る。

【０００２】

【従来の技術】近年、パソコン、ワークステーションに
適用するプロセッサの性能は年率１．６〜１．７倍の伸
び率を示しており、２０００年には２０００ＭＩＰＳに
達すると見られている。このような高性能化に必要な要
件の一つが、プロセッサとメモリシステム間の高速なデ
ータを可能にする技術である。そのためには、通常、高
速アクセス可能なメモリ素子を使用することになるが、
これらは大変高価なデバイスであるため、すべてのメモ
リをこのような素子で構成することができない。そのた
め、通常、大容量の低速低価格なメモリと小容量の高速
高価格なメモリを併用して、効率よくデータ転送性能を
向上するキャッシュ制御方式が採用されている。前者の
メモリをメインメモリ、後者をキャッシュメモリと呼
ぶ。メインメモリは、プロセッサがアクセス可能なアド
レス空間を基本的にすべてカバーする。一方、キャッシ
ュメモリは、メインメモリの一部のコピーだけを保持す
る。プロセッサはキャッシュメモリに対して高速アクセ
ス可能なので、使用頻度の高いデータを集中的にキャッ
シュメモリに保持できれば、プロセッサの性能は向上す
る。

【０００３】このように、キャッシュ方式における課題
の一つは、限られた容量のキャッシュメモリの利用効率
をいかに向上するかである。課題解決の具体的なの一例
として、特開平１−２２２３５０号公報「記憶装置」が
ある。この引例では、メインメモリ内の任意データに対
して、キャッシュメモリ内の複数エントリにコピー可能
とすることにより、キャッシュの利用効率向上を狙った
ものである。通常、任意のデータがキャッシュメモリ内
で作成可能なエントリ数は、ダイレクトマップ方式では
１エントリ、２ウエイセットアソシアティブ方式では２
エントリ、４ウエイセットアソシアティブ方式では４エ
ントリに制限される。この引例では、この制限が取り除
かれており、例えば、ダイレクトマップ方式でも複数の
エントリが可能になる。つまり、任意のデータがアクセ
スされた場合、先ず、そのデータが格納されているメイ
ンメモリのアドレスに関連した固有のエントリにおける
有効データの有無をチェックする。無い時には、そのエ
ントリにアクセスするデータを保持できるが、既に他の
データが存在する（エントリコンフリクト）時には、空
きのエントリを探す。空きがなければ、エントリのデー
タをメインメモリへ転送した後に、アクセスするデータ
のエントリを作成する。逆に、空きがあれば、アクセス
するデータをその空きエントリに作成する。この場合、
空きエントリとそこに格納したデータが存在するメイン
メモリのアドレスとの関連性を記憶する変換テーブルの
内容を更新する。これにより、次回に同じデータへのア
クセス要求が発生すると、上記テーブルの内容を参照す
ることで、そのデータが格納されているキャッシュメモ
リ内のエントリを知り、そこへアクセスできる。

【０００４】

【発明が解決しようとする課題】以上説明した引例で
は、キャッシュメモリの利用効率が向上するものの、通
常格納される固有のエントリに既に有効なデータが存在
する、つまり、エントリコンフリクトが発生する場合、
空きエントりを探す作業が必要になり、処理時間を費や
すことになる。したがって、キャッシュメモリの性能向
上のためには、エントリコンフリクトの発生を極力抑制
することも必要になる。

【０００５】そこで、エントリコンフリクトが極力発生
しないように、メインメモリのアドレスとキャッシュメ
モリのエントリ間の対応付けを工夫することがキャッシ
ュメモリ制御方式の重要な課題になる。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、プロセッサがアクセスするメインメモリ
の領域に応じて、メインメモリとキャッシュメモリのエ
ントリ間のアドレスマッピングを変えることにした。プ
ロセッサと、キャッシュメモリと、上記プロセッサが使
用するプログラム及びデータ領域、表示用のデータを保
持するフレームバッファ領域及び３次元グラフィックス
表示用のＺバッファ領域の３種類の領域で構成するメイ
ンメモリと、上記メインメモリ上での上記各領域を指定
するアドレスレジスタと、上記アドレスレジスタと上記
プロセッサのアドレス情報を比較することで、プロセッ
サがどのメモリ領域をアクセスするかを検出する領域検
出回路と、上記検出回路の結果にしたがって、上記プロ
セッサが出力するアドレス情報のマッピング方法を選択
可能であり、マッピング後のアドレス情報を上記キャッ
シュメモリ及びメインメモリへ供給するマッピング回路
を設けた。

【０００７】上述した構成にしたがって、先ず、３種類
のメモリ領域を決定して、プロセッサがアドレスレジス
タに領域情報設定する。領域検出回路は、プロセッサが
出力するアドレス情報とアドレスレジスタに設定した領
域情報を比較することで、どのアドレス領域をアクセス
するかを認識できる。その結果を受けて、マッピング回
路は、アクセスする領域に対応するマッピングを行いま
っぴんぐ後のアドレス情報をキャッシュメモリへ出力す
る。マッピング回路内のアドレスマッピングは、各メモ
リ領域で、エントリコンフリクトの発生確率が最少とな
るように、キャッシュメモリへコピーされるメインメモ
リのアドレス空間を規定する。例えば、プログラム及び
データ領域はメインメモリ上の特定の連続アドレス空間
の内容がそのままキャッシュメモリへコピーされ、フレ
ームバッファ領域は正方形に近い形状の表示領域に対応
するメインメモリ上のアドレス空間の内容がキャッシュ
メモリーへコピーされ、Ｚバッファ領域は同様に正方形
に近い形状の領域に対応するアドレス空間であるが、そ
の空間内のオフセットアドレスがフレームバッファと異
なるようなマッピングでコピーされるように、マッピン
グ回路が作用する。

【０００８】以上のように、本発明によると、プログラ
ムの走行特性が連続的であることと、主要なデータ構造
の一つである配列などは連続アドレスを利用することか
ら、連続アドレス空間をキャッシュメモリへコピーする
ことで、メインメモリのプログラム及びデータ領域はエ
ントリコンフリクトを最少限にできる。また、３次元グ
ラフィックッスが３頂点のポリゴン描画を基本としてい
るため、矩形領域を集中的にアクセスする傾向があり、
正方形に近い形状の表示領域に対応するメインメモリ上
のアドレス空間の内容がキャッシュメモリーへコピーす
ることで、フレームバッファ領域はエントリコンフリク
トの発生確率を最少限にできる。さらに、Ｚバッファは
フレームバッファと同様の特性を有するが、フレームバ
ッファと同様のマッピングにすると、フレームバッファ
とＺバッファのアクセス」するデータ間でエントリコン
フリクト起こす。これを避けるために、フレームバッフ
ァと同様の表示領域をキャッシュメモリへコピーするこ
とに加えて、コピーされる領域内でのオフセットアドレ
スも変換することで、フレームバッファのアクセスデー
タとのエントリコンフリクト発生確率を最少限にでき
る。

【０００９】

【発明の実施の形態】以下、本発明を説明する。図１は
本発明を適用した情報処理装置のブロック図である。同
図で、１はプロセッサ、２はプロセッサ１が出力するア
ドレスバス、３はプロセッサ１が情報の授受を行うデー
タバス、４はフレームバッファとＺバッファのアドレス
領域情報を保持するアドレスレジスタ、５はアドレスレ
ジスタ４に保持した情報を出力する領域信号線、６はア
ドレスバス２の情報が示すメモリ領域検出する領域検出
回路、７は領域検出回路６の検出結果を出力する検出信
号線、８は各メモリ領域に対して固有のマッピングアド
レス情報を生成するマッピング回路、９はマッピング回
路８が生成した情報を出力するマッピングアドレスバ
ス、１０は４キロバイト（ｋＢ）の容量を持つダイレク
トマップ方式のキャシュメモリ、１１は５１２エントリ
×１０ビット構成のアドレスタグアレイ、１２は５１２
エントリ×３２バイト構成のデータアレイ、１３はキャ
シュメモリ１０などを制御するメモリ制御回路、１４は
メモリ制御回路１３が出力するメモリ制御信号線、１５
は１６メガバイト（ＭＢ）の容量を有するメインメモ
リ、１６はメインメモリ１５に格納された表示情報を受
け取りデジタル表示信号を生成する表示制御回路、１７
は表示制御回路１６が出力するデジタル表示信号をアナ
ログ信号に変換するＤＡＣ（Ｄ／ＡＣｏｎｖｅｒｔｅ
ｒ）、１８はＤＡＣ１７が出力するアナログ信号を表示
するＣＲＴ（ＣａｔｈｏｄｅＲａｙＴｕｂｅ）であ
る。以下に、この情報処理装置の動作を説明する。

【００１０】メインメモリ１５は、プロセッサ１が実行
するプログラムコード、プログラムが使用するデータ、
ＣＲＴ１８へ表示する情報を格納するフレームバッフ
ァ、及び３次元グラフィックス表示に必要なＺバッファ
として、使用する。この場合、プロセッサ１は、アドレ
スレジスタ４にフレームバッファとＺバッファのメモリ
領域情報を設定する。領域検出回路６は、領域信号線５
を通してアドレスレジスタ４の設定情報と、アドレスバ
ス２のアドレス情報をみることで、プロセッサ１がどの
メモリ領域をアクセスするかを検出する。その検出結果
は、検出信号線７を通してマッピング回路８へ転送され
る。マッピング回路８は、検出信号線７の情報に応じて
適切な変換方法を選択して、アドレスバス２の情報の変
換結果を、マッピングアドレスバス９へ出力する。マッ
ピングアドレスバス９は、メインメモリ１５が有する１
６ＭＢの空間を自由にアクセスするために、２４ビット
のアドレス情報（ＭＡ２３〜ＭＡ０）で構成してある。
このアドレス情報のうち、ＭＡ１３〜ＭＡ５がキャシュ
メモリ１０へ転送され、アドレスタグアレイ１１が保持
している５１２エントリの中からひとつのエントリが選
択され、その保持している情報がメモリ制御回路１３へ
転送される。アドレスタグアレイ１１から転送される情
報は、そのエントリに対応するキャシュメモリ１０が保
持する４バイトのデータが存在するメインメモリ１５の
上位アドレス情報（ＭＡ２３〜ＭＡ１４）である。した
がって、メモリ制御回路１３は、マッピングアドレス
バス９のＭＡ２３〜ＭＡ１４の情報とアドレスタグアレ
イ１１から転送される情報が一致すると、アクセスする
データがデータアレイ１２に格納されている（ヒットし
た）と判断できる。一方、一致しないとデータアレイ１
２に存在しない（ミスヒットした）ことが判る。メモリ
制御回路１３が、ヒットと判断すると、メモリ制御信号
線１４と通して、データアレイ１２を有効とし、メイン
メモリ１５を無効とする。したがって、プロセッサ１
は、データアレイ１２のデータを高速にアクセスでき
る。逆に、ミスヒットと判断すると、データアレイ１２
を無効とし、メインメモリ１５を有効とする。したがっ
て、プロセッサ１は、メインメモリ１５のデータをアク
セスする。この場合、再びアクセスされる可能性が高い
という判断から、アクセスしたデータに対応するエント
リのデータがメインメモリ１５へ書き戻され、そのエン
トリにアクセスしたデータ及び上位のアドレスがキャシ
ュメモリ１０へ書き込まれる。

【００１１】プロセッサ１が、３次元グラフィックスの
映像をＣＲＴ１８へ表示するプログラムを実行する場
合、先ず、その命令コードがフェッチされる。そのプロ
グラムにしたがって、プロセッサ１は、フレームバッフ
ァやＺバッファに対するデータアクセス行い、最終的に
フレームバッファへ３次元グラフィックスの映像データ
を書き込む。そのフレームバッファの内容は、定期的に
表示制御回路１６へ転送されることで、その内容をＣＲ
Ｔ１８に映し出すことができる。

【００１２】この際、アクセスされる命令コード、フレ
ームバッファ及びＺバッファなどのメインメモリ１５の
内容の一部が、キャシュメモリ１０にコピーされてお
り、アクセスパターンに応じては、同一エントリに属す
る２つ以上のデータが頻繁にアクセスされるケースがあ
る。この場合、エントリコンフリクトが頻繁に発生する
ので、キャシュメモリ１０内のエントリ更新作業に多大
な処理時間を費やすことになり、プロセッサ１の処理効
率が著しく低下することになる。したがって、頻繁にア
クセスされるデータは、常に、キャシュメモリ１０内に
存在しており、エントリコンフリクトが殆ど発生しない
ことが望ましい。そのためには、各メモリ領域のアクセ
スパターン特性に応じて、同一エントリとそれに属する
メインメモリ１５内のアドレス群の対応（マッピング）
に変化を持たせることが必要である。この考え方を実現
するのが、マッピング回路８である。

【００１３】マッピング回路８の具体的な構成を説明す
る前に、各メモリ領域に対して、最適なマッピングにつ
いて述べる。図２は、メインメモリ１５の具体的なメモ
リ領域の構成例を示している。同図に示すとおり、コー
ド／データ領域に８ＭＢ、フレームバッファ領域に４Ｍ
Ｂ及びＺバッファ領域に４ＭＢを割り当てる。アドレス
は、１６進数で表記している。これらには、異なる３種
類のマッピング方式、つまり、シーケンシャルマッピン
グ、ブロックマッピング及びハッシュドブロックマッピ
ングが最適である。以下、順に説明する。

【００１４】先ず、シーケンシャルマッピングを説明す
る。図３はシーケンシャルマッピングを示す図である。
同図において、アドレスは１６進数で表記してある。キ
ャッシュメモリは、前述したとおり、５１２エントリ×
３２バイトで合計１６ｋＢの容量である。キャッシュメ
モリの第１エントリは、０〜１Ｆ番地である。このエン
トリにコピー可能なコード／データ領域のデータは、２
５６種類であり、具体的な番地は、０、４０００、８０
００、・・・・・・・・・、７ＦＣ０００となる。これらの対応
は、図中、線を用いて示している。これらの番地のなか
の複数のデータが頻繁にアクセスされると、エントリコ
ンフリクトが発生することになる。逆に、同中に太線で
示したシーケンシャルな領域内のデータでだけを頻繁に
アクセスする場合は、エントリコンフリクトは発生しな
い。プログラムコードの走行特性が逐次的であること
と、配列などアドレスが連続したデータ構造が多用され
ることを考慮すると、このようなシーケンシャルマッピ
ングは、コード／データ領域に最適である。

【００１５】次ぎに、ブロックマッピングを説明する。
図４はフレームバッファの構造を示している。表示画面
の解像度は１０２４ピクセル×７６８ライン、１ピクセ
ルの解像度はＲ成分８ビット、Ｇ成分８ビット、Ｂ成分
８ビット、α成分８ビットの合計４バイトを仮定する。
図２に示したとおり、フレームバッファの容量は、４Ｍ
Ｂである。アドレスの割り付けは、図４に示すとおり、
画面左上が開始アドレスであり、８０００００〜８００
ＦＦＣ番地が１ライン目、８０１０００〜８０１ＦＦＣ
番地が２ライン目、８０２０００〜８０２ＦＦＣ番地が
３ライン目・・・・・の表示データを保持する。このよ
うな画面構成に対して、図３で説明したシーケンシャル
マッピングを適用すると、４ライン分のデータが１６ｋ
Ｂとなるため、１０２４ピクセル×４ラインのシーケン
シャル領域構成となる。ところが、３次元グラフックス
においては、３頂点のポリゴン描画が基本になってい
る。例えば、５０ポリゴン描画の場合、１０ピクセル×
１０ラインの領域が集中的にアクセスされる傾向にあ
る。したがって、シーケンシャルマッピングでは、エン
トリコンフリクトが頻発すると予測できる。そこで、１
６ｋＢに相当する６４ピクセル×６４ピクセルのブロッ
ク領域をマッピングすることにより、エントリコンフリ
クトを大幅に低減することが考えられる。本実施例のブ
ロックマッピングでは、図４に示す通り、横方向１６
個、縦方向１２個の合計１９２個のブロック構成とな
る。図中、ブロックアドレスは、横Ｘ、縦Ｙとして、
（ブロックＸアドレス、ブロックＹアドレス）として、
２次元で表現している。

【００１６】次ぎに、Ｚバッファの構造について述べ
る。Ｚバッファは、各ピクセル毎に３次元画面の奥行き
情報を保持するものである。通常、１ピクセル当たり２
４ビットの解像度であり処理の単純化のため１ピクセル
４バイト単位で割り付ける。したがって、Ｚバッファの
アドレス割り付けは、図２に示すとおりＣ０００００番
地から開始しているものの、図４に示したフレームバッ
ファの構造と基本的に同一構成になる。前述したポリゴ
ン描画を考慮すると、同一ピクセルに対応するフレーム
バッファとＺバッファのデータを集中的にアクセスする
傾向があるため、これらのデータアクセスがエントリコ
ンフリクトを引き起こすことになる。この問題の解決手
段を図５を用いて以下に説明する。

【００１７】図５はフレームバッファとＺバッファの各
々に対して、キャッシュメモリのエントリとブロック内
データの対応を示している。同図に示すとおり、１ブロ
ック内を６４個のサブブロックに分割する。各サブブロ
ックは、８×８ピクセルで構成する。ブロック内に示す
数字は、サブブロックアドレス（０〜６３）の割り付け
を示している。各サブブロックは、２５６バイトの容量
であり、キャッシュメモリの８エントリ分に相当する。
サブブロックアドレスとキャッシュのエントリの対応
は、同図に示すとおりである。このように、フレームバ
ッファとＺバッファのサブブロックマッピングを変える
ことで、エントリコンフリクトの問題を解決できる。例
えば、フレームバッファのサブブロックアドレス０に相
当する８×８ピクセルの領域にポリゴン描画する際に、
フレームバッファのデータは、キャッシュメモリのアド
レス０〜ＦＦ番地へコピーされる。一方、Ｚバッファの
データは、３Ｃ００〜３ＣＦＦ番地へコピーされるの
で、エントリコンフリクトは発生しない。同様に、フレ
ームバッファのサブブロックアドレス０〜１５の広範囲
なブロック領域が集中的にアクセスされる場合でも、エ
ントリコンフリクトが発生することはない。このよう
に、Ｚバッファは、ブロックマッピングした上にサブブ
ロックアドレスにハッシュをかけるマピング方式、つま
り、ハッシュドブロックマッピングがエントリコンフリ
クトを抑制するのに有効である。

【００１８】以上が、シーケンシュアルマッピング、ブ
ロックマッピング及びハッシュドブロックマッピングで
ある。ここで、図１に示したマッピング回路８における
各マッピング方式のアドレス変換機構について述べる。
アドレス全体は、１６ＭＢの空間をサポートするため、
２４ビットで構成している。シーケンシャルマッピング
は、アドレスバス２も情報をそのまま、マッピング回路
８へ出力して、そのうちの下位１４ビットをキャッシュ
メモリのアドレスにそのまま使用することにより容易に
実現できる。これ以外は、やや変換機構が複雑なので、
図６を用いて説明する。

【００１９】図６はブロックマッピングとハッシュドブ
ロックマッピングのアドレス変換機構を示す図である。
同図において、アドレスバス２はプロセッサ１から見た
論理的なアドレスを示している。上位２ビット（Ａ２
３、Ａ２１）が１０の時フレームバッファ、１１の時Ｚ
バッファの空間を示す。各領域とも４ＭＢ確保している
ので、実質的には、１０２４ピクセル×１０２４ライン
の表示まで対応できる。Ａ２１〜Ａ１２の１０ビットが
Ｙ方向の位置（ライン）、Ａ１１〜Ａ２の１０ビットが
Ｘ方向の位置（ライン内のピクセル）を示している。フ
レームバッファの場合、Ａ１とＡ０が各ピクセルの要素
（Ｒ、Ｇ、Ｂ及びα）を、Ｚバッファの場合はＡ１とＡ
０がＺ値の要素（上位バイト〜下位バイト）を、各々示
している。Ｘ及びＹ方向の位置は、各々、４ビットのブ
ロックアドレス、３ビットのサブブロックアドレス及び
３ビットのサブブロック内アドレスで構成される。

【００２０】シーケンシャルマッピングと整合をとるた
め、マッピングアドレスバス９の下位１４ビットをキャ
ッシュメモリのアドレスにそのまま使用する必要があ
る。したがって、ブロックマッピングを実現するため、
ブロックＸアドレス及びＹアドレスは、ＭＡ２１〜ＭＡ
１４へ割り当てる。一方、サブブロックアドレスは、図
５で説明したようなアドレス割り付けに変換した後に、
ＭＡ１３〜ＭＡ８へ割り当てる。このアドレス割り付け
が、ブロックマッピングとハッシュドブロックマッピン
グで異なる。また、サブブロック内のアドレスは、ＭＡ
７〜ＭＡ２へ、ピクセル要素及びＺ値の要素はそのまま
ＭＡ１とＭＡ２へ割り当てる。以上により、ブロックマ
ッピング及びハッシュドブロックマッピングを実現でき
る。

【００２１】以上が、マッピング回路８の機能説明であ
り、以下、図１に示した主要回路ブロックであるアドレ
スレジスタ４、マッピング回路８及びマッピングアドレ
スバス９の詳細構成を説明する。

【００２２】図７はアドレスレジスタ４のブロック図で
ある。図中、２０はアドレスバス２のアドレス情報をデ
コードするデコーダ回路、２１はプロセッサ１が特定の
アドレスをアクセスした時にアクテイブになるデコード
信号線、２２はプロセッサ１が特定のアドレスをアクセ
スした時にアクティッブになるデコード信号線、２３は
デコード信号線２１がアクティブになった時にデータバ
ス３の２ビット情報を保持するラッチ回路、２４はデコ
ード信号線２２がアクティブになった時にデータバス３
の２ビット情報を保持するラッチ回路、５ａと５ｂはラ
ッチ回路２３が保持した２ビット情報を出力する領域信
号線、５ｃと５ｄはラッチ回路２４が保持した２ビット
情報を出力する領域信号線である。ラッチ回路２３は、
メインメモリ１５内のフレームバッファの位置を特定化
する２ビット情報を保持する。図２に示したアドレスマ
ップを実現するための情報を設定すると、領域信号線５
ａは１、領域信号線５ｂは０となる。各ビットは、アド
レス情報の上位２ビット（Ａ２３とＡ２２）に対応す
る。同様に、ラッチ回路２４は、メインメモリ１５内の
Ｚバッファの位置を特定化する２ビット情報を保持す
る。図２に示したアドレスマップを実現するための情報
を設定すると、領域信号線５ｃは１、領域信号線５ｂは
１となる。このように、アドレスレジスタ４は、１６Ｍ
Ｂで構成したメインメモリ１５内の４つの４ＭＢの領域
の中から一つを選択して、フレームバッファ及びＺバッ
ファに割り当てることができる。

【００２３】次ぎに、領域検出回路６の詳細を説明す
る。図８は、領域検出回路６のブロック図である。図
中、３０は２入力の２ビット比較回路、３１は２入力の
２ビット比較回路、３２は２入力のＮＯＲ回路、７ａは
Ｚバッファがアクセスされると論理値１になる検出信号
線、７ｂはコード／データ領域がアクセスされると論理
値１になる検出信号線である。比較回路３０は、領域信
号線５ａと５ｂの２ビット情報とアドレスバス２のアド
レス情報２ビット（Ａ２３とＡ２２）を比較して、一致
すれば論理値１を、不一致であれば論理値０を出力す
る。同様に、比較回路３１は、領域信号線５ｃと５ｄの
２ビット情報とアドレスバス２のアドレス情報２ビット
（Ａ２３とＡ２２）を比較して、一致すれば論理値１
を、不一致であれば論理値０を検出信号線７ａへ出力す
る。また、ＮＯＲ回路３２は、比較回路３０と３１の論
理値がともに０の時に、フレームバッファ及びＺバッフ
ァ以外、つまり、コード／データ領域をアクセスしてい
ると判断して、７ｂへ論理値１を出力する。以上によ
り、領域検出回路６は、プロセッサ１がどのメモリ領域
をアクセスしているかを認識できる。検出信号線７内の
検出信号線７ａと７ｂが、１と０の時Ｚバッファ、０と
０の時にフレームバッファ、検出信号線７ｂが１の時に
コード／メモリへのアクセスを示す。

【００２４】次ぎに、マッピング回路８の詳細を説明す
る。図９は、マッピング回路８のブロック図である。図
中、４０は図５に示したようなＺバッファのサブブロッ
クアドレスをハッシングするためのハッシングテーブ
ル、４１から４４は選択回路である。同図は既に説明し
たマッピング回路８の機能を具体化した図である。検出
信号線７ｂの論理値が１の時、選択回路４１はＡ１７〜
Ａ１４を、選択回路４２はＡ１３〜Ａ８を、選択回路４
３はＡ７〜Ａ５を選択する。結果として、コード／デー
タ領域をアクセスする場合には、アドレスバス２の情報
がそのままマッピングアドレスバス９へ出力されシーケ
ンシャルマッピングとなる。検出信号線７ａ論理値が０
で検出信号線７ｂの論理値が０の時、選択回路４１はＡ
１１〜Ａ８を、選択回路４４はＡ１７〜Ａ１５とＡ７〜
Ａ５を、選択回路４２は選択回路４４の出力を、選択回
路４３はＡ１４〜Ａ１２を選択する。結果として、フレ
ームバッファ領域をアクセスする場合には、ブロックマ
ッピングとなるアドレス情報がマッピングアドレスバス
９へ出力される。検出信号線７ａ論理値が１で検出信号
線７ｂの論理値が０の時、選択回路４１はＡ１１〜Ａ８
を、選択回路４４はハッシングテーブル４０の出力を、
選択回路４２は選択回路４４の出力を、選択回路４３は
Ａ１４〜Ａ１２を選択する。結果として、Ｚバッファ領
域をアクセスする場合には、ハッシュドブロックマッピ
ングとなるアドレス情報がマッピングアドレスバス９へ
出力される。

【００２５】以上により、各メモリ領域に対応して最適
なマッピング方式を動的に割り当てることが可能になる
ため、キャッシュメモリにおけるエントリコンフリクト
によるキャッシュミス率を改善できる。

【００２６】また、本発明は、上述した実施例に限定し
た訳ではない。例えば、図１におけるアドレスレジスタ
４は存在しなくても本発明は実現できる。ただし、メモ
リ領域は自由にマイクロプロセッサ１が設定されること
は不可能であり、メモリ領域の配置は固定となる。これ
を第２の実施例として以下に説明する。図１０は本発明
を適用した第２の実施例を示す情報処理装置のブロック
図である。図中、６ａは本実施例特有の領域検出回路で
ある。基本的には、図１と同様の動作であり、領域検出
回路６ａが、アドレスバス２の情報からメモリ領域の検
出情報を検出信号線７へ出力する。メインメモリ１５の
は、メモリ領域の構成は、図２に示すとおりとする。具
体的な領域検出回路６ａの構成を図１１に示す。図中、
５０はＡＮＤ回路、５１は反転回路である。ＡＮＤ回路
５０はアドレスバス２のアドレス情報がＺバッファ領域
を示す時に論理値１を検出信号線７ａへ出力する。ま
た、反転回路５１は、アドレスバス２のアドレス情報が
コード／データ領域を示す時に論理値１を検出信号線７
ｂへ出力する。以上により、メモリ領域の構成は、プロ
セッサ１が自由に設定不可能で固定的なものとなるもの
の、本発明の本来の機能は実現できる。

【００２７】本実施例では、メモリ領域を３つに分割し
た構成としたが、複数分割構成に適用できる。具体的に
は、Ｚバッファを使用しないシステムでは、２種類のメ
モリ領域に分割して、シーケンシャルマッピングとブロ
ックマッピングだけで十分となる。逆に、三つのメモリ
領域と異なるメモリアクセスの局所性を有するメモリ領
域が存在するならば、アドレスレジスタ４のラッチ回路
と、領域検出回路６の比較回路と、マッピング回路８の
マッピング機能を追加することで、四つのメモリ領域に
分割した構成にも容易に対応できる。

【００２８】また、上述した実施例では、プロセッサと
キャッシュメモリが別チップの構成となっているが、キ
ャッシュメモリ内臓のプロセッサにも適用できる。具体
的には、プロセッサ１とアドレスレジスタ４と領域検出
回路６と検出信号線７とキャシュメモリ１０とメモリ制
御回路１３を、１チップに集積することで、実現でき
る。

【００２９】

【発明の効果】本発明によれば、プロセッサがアクセス
するメモリ領域に応じて、キャッシュメモリのアドレッ
シングが動的に可変となり、キャッシュメモリのエント
リコンフリクトが原因となるキャッシュミス率を軽減で
きる。これにより、キャッシュメモリシステムを利用し
てメモリアクセス速度を改善するようなプロセッサの処
理効率を向上できる。

【図面の簡単な説明】

【図１】本発明を適用した情報処理装置のブロック図。

【図２】メインメモリ１５の具体的なメモリ領域の説明
図。

【図３】シーケンシャルマッピングを示す説明図。

【図４】フレームバッファの説明図。

【図５】キャッシュメモリのエントリとブロック内デー
タの対応説明図。

【図６】ブロックマッピングとハッシュドブロックマッ
ピングのアドレス変換機構の説明図。

【図７】アドレスレジスタ４のブロック図。

【図８】領域検出回路６のブロック図。

【図９】マッピング回路８のブロック図。

【図１０】本発明の第２の実施例を示す情報処理装置の
ブロック図。

【図１１】領域検出回路６ａのブロック図。

【符号の説明】

１…プロセッサ、４…アドレスレジスタ、６…領域検出回路、８…マッピング回路、１０…キャシュメモリ、１５…メインメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者野尻徹神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者田中和彦神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者藤川義文神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】特定のデータをアクセスするためにアドレ
ス情報を発生するプロセッサと、上記プロセッサがアク
セスできるメインメモリと、上記メインメモリ内の部分
的なアドレス空間の内容のコピーを格納し、上記プロセ
ッサがアクセスできるキャッシュメモリとを含む情報処
理装置において、上記プロセッサが発生する上記アドレス情報を変換する
複数の手段と、変換後の上記アドレス情報を出力するマ
ッピング回路と、上記プロセッサがアクセスする上記メ
インメモリ内のメモリ領域を検出して上記マッピング回
路中の複数の変換手段から一つを選択する領域検出回路
とを設け、上記マッピング回路が出力するアドレス情報
によって、上記キャッシュメモリ及び上記メインメモリ
をアクセスすることにより、上記キャッシュメモリへコ
ピーされる上記メインメモリのアドレス空間を可変にす
ることを特徴とするキャッシュメモリ制御方式。
【請求項２】請求項１において、プロセッサが複数のメ
モリ領域を規定するアドレス情報を設定するアドレスレ
ジスタを設け、上記アドレスレジスタに設定したアドレ
ス情報と上記プロセッサがアクセス中のアドレス情報の
比較回路とを領域検出回路に追加するキャッシュメモリ
制御方式。
【請求項３】請求項１において、表示装置へ表示するた
めの表示情報をピクセル単位で保持するフレームバッフ
ァが上記メインメモリのある領域に割り当てられてお
り、（キャッシュメモリの容量÷１ピクセルのデータ
量）の平方根以下の任意の整数値をＮとして、Ｎ×Ｎピ
クセルに対応する全てのデータが同時にキャッシュメモ
リに存在できるアドレス変換手段をマッピング回路に設
け、上記アドレス変換手段をフレームバッファとして使
用するメモリ領域に対応させるキャッシュメモリ制御方
式。
【請求項４】請求項２において、表示装置へ表示するた
めの表示情報をピクセル単位で保持するフレームバッフ
ァがメインメモリのある領域に割り当てられており、
（キャッシュメモリの容量÷１ピクセルのデータ量）の
平方根以下の任意の整数値をＮとして、Ｎ×Ｎピクセル
に対応する全てのデータが同時にキャッシュメモリに存
在できるアドレス変換手段をマッピング回路に設け、上
記アドレス変換手段をフレームバッファとして使用する
メモリ領域に対応させるキャッシュメモリ制御方式。
【請求項５】請求項３において、表示装置へ３次元表示
するための奥行きの表示位置情報をピクセル単位で保持
するＺバッファがメインメモリのある領域に割り当てら
れており、上記Ｎ×ＮピクセルをＭ×Ｍピクセルのサブ
ブロック、（Ｎ÷Ｍ）の２乗個に分割して、同じ表示位
置に対応するフレームバッファとＺバッファのサブブロ
ックのデータが同時にキャッシュメモリに存在できるア
ドレス変換手段をマッピング回路に加えて、上記アドレ
ス変換手段をＺバッファとして使用するメモリ領域に対
応させるキャッシュメモリ制御方式。
【請求項６】請求項４において、表示装置へ３次元表示
するための奥行きの表示位置情報をピクセル単位で保持
するＺバッファがメインメモリのある領域に割り当てら
れており、請求項４で定義したＮ×ＮピクセルをＭ×
Ｍピクセルのサブブロック、（Ｎ÷Ｍ）の２乗個に分割
して、同じ表示位置に対応するフレームバッファとＺバ
ッファのサブブロックのデータが同時にキャッシュメモ
リに存在できるアドレス変換手段をマッピング回路に加
えて、上記アドレス変換手段をＺバッファとして使用するメモ
リ領域に対応させるキャッシュメモリ制御方式。