JPS63201853A - アドレス変換バツフア制御方式 - Google Patents
アドレス変換バツフア制御方式Info
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- JPS63201853A JPS63201853A JP62033224A JP3322487A JPS63201853A JP S63201853 A JPS63201853 A JP S63201853A JP 62033224 A JP62033224 A JP 62033224A JP 3322487 A JP3322487 A JP 3322487A JP S63201853 A JPS63201853 A JP S63201853A
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- 238000000034 method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010926 purge Methods 0.000 description 3
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムにおけるアドレス変換に係り
、特にアドレス変換バッファ中の情報の無効化処理を高
速化するためのアドレス変換バッファの制御方式に関す
る。
、特にアドレス変換バッファ中の情報の無効化処理を高
速化するためのアドレス変換バッファの制御方式に関す
る。
従来、アドレス変換バッファ中の情報の無効化処理を高
速化するための制御方式としては、特開昭６１−７９６
１号公報に記載のように、論理アドレスと物理アドレス
との対応を示す情報を保持する部分と、前記論理アドレ
スと物理アドレスとの対応を示す情報の有効性を示す情
報を保持する部分とを、別の記憶手段として設け、アド
レス変換と前記有効性を示す情報の更新とを並行して行
うことを可能にするとともに、複数の有効性を示す情報
を一度にリセットする手段を設ける方式があった。
速化するための制御方式としては、特開昭６１−７９６
１号公報に記載のように、論理アドレスと物理アドレス
との対応を示す情報を保持する部分と、前記論理アドレ
スと物理アドレスとの対応を示す情報の有効性を示す情
報を保持する部分とを、別の記憶手段として設け、アド
レス変換と前記有効性を示す情報の更新とを並行して行
うことを可能にするとともに、複数の有効性を示す情報
を一度にリセットする手段を設ける方式があった。
上記従来技術によれば、アドレス変換バッファの全項に
対する無効化処理は高速に行えるが、アドレス変換バッ
ファの特定部分の無効化、特に論環アドレスの一部があ
る場合条件に一致する項のみを無効化する場合について
は配慮されておらず、上記のような場合、アドレス変換
バッファ゛の各項を順次読み出して論理アドレスを検査
する必要があり、無効化に時間を要するという問題点が
あった。
対する無効化処理は高速に行えるが、アドレス変換バッ
ファの特定部分の無効化、特に論環アドレスの一部があ
る場合条件に一致する項のみを無効化する場合について
は配慮されておらず、上記のような場合、アドレス変換
バッファ゛の各項を順次読み出して論理アドレスを検査
する必要があり、無効化に時間を要するという問題点が
あった。
論理アドレス空間を、図２に示すようにユーザ個別空間
２０１とシステム空間２０２とに分け。
２０１とシステム空間２０２とに分け。
ユーザ個別空間を多重仮想記憶空間として用いるシステ
ムにおいては、ユーザプログラムが切り替わる毎に、ア
ドレス変換バッファのユーザ個別空間に対応する項のみ
を無効化することにより、アドレス変換バッファの利用
効率を向上することができる。従って、アドレス変換バ
ッファのユーザ個別空間に対応する項のみを高速に無効
化する手段を設ければ、アドレス変換バッファの利用効
率をより向上することができる。
ムにおいては、ユーザプログラムが切り替わる毎に、ア
ドレス変換バッファのユーザ個別空間に対応する項のみ
を無効化することにより、アドレス変換バッファの利用
効率を向上することができる。従って、アドレス変換バ
ッファのユーザ個別空間に対応する項のみを高速に無効
化する手段を設ければ、アドレス変換バッファの利用効
率をより向上することができる。
本発明の目的は、アドレス変換バッファ中の論理アドレ
スの一部がある条件に一致する項のみを高速に無効化す
る手段を提供することにある。
スの一部がある条件に一致する項のみを高速に無効化す
る手段を提供することにある。
ｃ問題点を解決するための手段〕
上記目的は、アドレス変換バッファ中の各項ノ゛有効性
を示す情報と、論理アドレス中の空間識別情報を、該ア
ドレス変換バッファとは別竺に記憶する手段を設け、ア
ドレス変換バッファ中の１．呻理アドレス空間のユーザ
個別空間に対応する項を無効化する場合に、前記空間識
別情報を記憶する手段から出力されるデータを用いて、
前記各項の有効性を示す情報を更新する手段を設けるこ
とにより達成される。
を示す情報と、論理アドレス中の空間識別情報を、該ア
ドレス変換バッファとは別竺に記憶する手段を設け、ア
ドレス変換バッファ中の１．呻理アドレス空間のユーザ
個別空間に対応する項を無効化する場合に、前記空間識
別情報を記憶する手段から出力されるデータを用いて、
前記各項の有効性を示す情報を更新する手段を設けるこ
とにより達成される。
上記手段により、アドレス変換バッファ中の、特定のア
ドレス空間に対応する項のみの無効化を極めて高速に行
うことができる。
ドレス空間に対応する項のみの無効化を極めて高速に行
うことができる。
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。本
発明の一実施例は、６４項からなるアドレス変換バッフ
ァ１０１、比較器１０２、アドレスデコーダ１０３、ア
ドレス変換バッファ１０１の各項に対応する空間識別情
報記憶用のフリップ・プロップ１０４、前記空間識別情
報記憶用フリップ・フロップ１０４の制御回路１０５、
前記空間識別情報記憶用フリップ・フロップ１０４の出
力データ・セレクタ１０６、前記アドレス変５換バッフ
ァ１０１の各項の有効性′を示す情報（有効ビット）記
憶用フリップ・プロップ１０７、前記有効ビット記憶用
フリップ・フロップ１０７の制御回路１０８、前記有効
ビット記憶用フリップ・フロップ１０７の出力データ・
セレクタ１０９から構成される。
発明の一実施例は、６４項からなるアドレス変換バッフ
ァ１０１、比較器１０２、アドレスデコーダ１０３、ア
ドレス変換バッファ１０１の各項に対応する空間識別情
報記憶用のフリップ・プロップ１０４、前記空間識別情
報記憶用フリップ・フロップ１０４の制御回路１０５、
前記空間識別情報記憶用フリップ・フロップ１０４の出
力データ・セレクタ１０６、前記アドレス変５換バッフ
ァ１０１の各項の有効性′を示す情報（有効ビット）記
憶用フリップ・プロップ１０７、前記有効ビット記憶用
フリップ・フロップ１０７の制御回路１０８、前記有効
ビット記憶用フリップ・フロップ１０７の出力データ・
セレクタ１０９から構成される。
次に本実施例の動作について説明する。
本実施例では、論理アドレス空間は、第２図に示すよう
にユーザ個別空間２０１と、システム空間２０２と、ア
ドレス変換対象外空間２０３に分かれている。前記３つ
の空間は、論理アドレスの上位２ビツトにより識別され
るが、アドレス変換の対象となる空間は、論理アドレス
の最上位ビットによって、ユーザ個別空間２０１と゛、
システム空間２０２に分けられる。従って、空間識別情
報記憶用フリップ・フロップ１０４には、アドレス変換
バッファ１０１の各項の論理アドレスの最上位ビットが
記憶される。
にユーザ個別空間２０１と、システム空間２０２と、ア
ドレス変換対象外空間２０３に分かれている。前記３つ
の空間は、論理アドレスの上位２ビツトにより識別され
るが、アドレス変換の対象となる空間は、論理アドレス
の最上位ビットによって、ユーザ個別空間２０１と゛、
システム空間２０２に分けられる。従って、空間識別情
報記憶用フリップ・フロップ１０４には、アドレス変換
バッファ１０１の各項の論理アドレスの最上位ビットが
記憶される。
アドレス変換時には、第３図に示す論理アドレス中のイ
ンデクス３０２に対応するＬＡ１７〜１２１１０によっ
て、アドレス変換バッファ１１０がアクセスされ、読み
出された論理アドレスタグ１１１および、空間識別情報
記憶用フリップ・フロップ１０４の出力データ・セレク
タ１０６によって選択された論理アドレスタグの最上位
ビット１１２と、第３図に示す論理アドレス中の論理ア
ドレスタグ３０１に対応するＬＡ３１〜１８１１３とが
、比較器１０２によって比較され、比較結果１１４が出
力される。比較結果１１４と、アドレス変換バッファ１
０１の各項に対応する有効ビット記憶用フリップ・フロ
ップ１０７の出方データ・セレクタ１０９によって選択
された有効ビット１１５とが、共に′１′である場合に
、アドレス変換バッファ１０１から読み出されたＰＡ２
５〜１２ １１６が、第３図に示す物理アドレス中のペ
ージ・フレーム・ナンバ３０３となる。
ンデクス３０２に対応するＬＡ１７〜１２１１０によっ
て、アドレス変換バッファ１１０がアクセスされ、読み
出された論理アドレスタグ１１１および、空間識別情報
記憶用フリップ・フロップ１０４の出力データ・セレク
タ１０６によって選択された論理アドレスタグの最上位
ビット１１２と、第３図に示す論理アドレス中の論理ア
ドレスタグ３０１に対応するＬＡ３１〜１８１１３とが
、比較器１０２によって比較され、比較結果１１４が出
力される。比較結果１１４と、アドレス変換バッファ１
０１の各項に対応する有効ビット記憶用フリップ・フロ
ップ１０７の出方データ・セレクタ１０９によって選択
された有効ビット１１５とが、共に′１′である場合に
、アドレス変換バッファ１０１から読み出されたＰＡ２
５〜１２ １１６が、第３図に示す物理アドレス中のペ
ージ・フレーム・ナンバ３０３となる。
前記比較結果１１４と、前記有効ビット１１５のうち、
少なくとも１つがｌ Ｏｌの場合は、主記憶上のアドレ
ス変換テーブルを用いたダイレクト・アドレス変換機構
が起動される。
少なくとも１つがｌ Ｏｌの場合は、主記憶上のアドレ
ス変換テーブルを用いたダイレクト・アドレス変換機構
が起動される。
本実施例では、アドレス変換バッファ１０１の項を無効
化する方法として、全項の無効化（オール・パージ）、
ユーザ個別空間に対応する項の無効化（アンコモン・パ
ージ）、外部より指定された項の無効化（指定エントリ
・パージ）の３種を実現している。アドレス変換バッフ
ァ１０１に対する上記３種の無効化要求は、外部よりそ
れぞれＡＰＲＥＱ１１７．ＵＰＲＥＱ１１８．ＥＰＲＥ
Ｑ１１９として与えられる。
化する方法として、全項の無効化（オール・パージ）、
ユーザ個別空間に対応する項の無効化（アンコモン・パ
ージ）、外部より指定された項の無効化（指定エントリ
・パージ）の３種を実現している。アドレス変換バッフ
ァ１０１に対する上記３種の無効化要求は、外部よりそ
れぞれＡＰＲＥＱ１１７．ＵＰＲＥＱ１１８．ＥＰＲＥ
Ｑ１１９として与えられる。
ＡＰＲＥＱＩ １７が１′となると、有効ビット用フリ
ップ・フロップの制御回路１０８により、全ての有効ビ
ット用フリップ・フロップ１０７に１０′が書き込まれ
、アドレス変換バッファ１０１の全ての項が無効化され
る。
ップ・フロップの制御回路１０８により、全ての有効ビ
ット用フリップ・フロップ１０７に１０′が書き込まれ
、アドレス変換バッファ１０１の全ての項が無効化され
る。
ＵＰＲＥＱＩ １７が１′となると、アドレス変換バッ
ファ１０１の各項に対応した空間識別情報１２０がｔ
Ｏ＋である項に対応した有効ビット用フリップ・フロッ
プ１０７に対し、有効ビット用フリップ・フロップの制
御回路１０８により、０′が書き込まれ、アドレス変換
バッファ１゜１のユーザ個別空間に対応した項のみが無
効化される。
ファ１０１の各項に対応した空間識別情報１２０がｔ
Ｏ＋である項に対応した有効ビット用フリップ・フロッ
プ１０７に対し、有効ビット用フリップ・フロップの制
御回路１０８により、０′が書き込まれ、アドレス変換
バッファ１゜１のユーザ個別空間に対応した項のみが無
効化される。
ＥＰＲＥＱ１１９が１′となると、アドレス変換バッフ
ァ１０１の指定された項の内容が読み出され、比較結果
１１４が１′となった場合にのみ、有効ビット記憶用フ
リップ・フロップの制御回路１０８により、指定された
項に対応した有効ビット記憶用フリップ・フロップ１０
７に、ｇ （） ｌ が書き込まれ、アドレス変換バッ
ファ１０１の指定された項のみが無効化される。
ァ１０１の指定された項の内容が読み出され、比較結果
１１４が１′となった場合にのみ、有効ビット記憶用フ
リップ・フロップの制御回路１０８により、指定された
項に対応した有効ビット記憶用フリップ・フロップ１０
７に、ｇ （） ｌ が書き込まれ、アドレス変換バッ
ファ１０１の指定された項のみが無効化される。
本実施例によれば、アドレス変換バッファの全項の無効
化に加えて、ユーザ個別空間に対応した項のみの無効化
を極めて高速に行うことができ、アドレス変換バッファ
の利用効率を高めるという効果が得られる。
化に加えて、ユーザ個別空間に対応した項のみの無効化
を極めて高速に行うことができ、アドレス変換バッファ
の利用効率を高めるという効果が得られる。
本実施例では、空間識別情報は１ビツトであるが、２ビ
ツト以上の場合にも同様に、空間識別情報をフリップ・
フロップ等の記憶手段に記憶することにより５本実施例
と同様の効果を得ることができる。
ツト以上の場合にも同様に、空間識別情報をフリップ・
フロップ等の記憶手段に記憶することにより５本実施例
と同様の効果を得ることができる。
また、本実施例では、有効ビットおよび空間識別情報の
記憶手段としてフリップ・フロップを用いているが、フ
リップ・フロップ以外の記憶手段例えば、ダイナミック
形のメモリ素子等を用いる場合にも、本実施例と同様の
効果を得ることができる。
記憶手段としてフリップ・フロップを用いているが、フ
リップ・フロップ以外の記憶手段例えば、ダイナミック
形のメモリ素子等を用いる場合にも、本実施例と同様の
効果を得ることができる。
本発明によれば、アドレス変換バッファの各項に対応す
る論理アドレスが特定の条件を満足する項のみを、極め
て高速に無効化することができるので、すぐに、通常の
アドレス変換状態に戻ることができ、アドレス変換バッ
ファの利用効率が向上する。
る論理アドレスが特定の条件を満足する項のみを、極め
て高速に無効化することができるので、すぐに、通常の
アドレス変換状態に戻ることができ、アドレス変換バッ
ファの利用効率が向上する。
、８ 。
第１図は本発明の一実施例のアドレス変換バッファ制御
方式の構成を示すブロック図、第２図は本発明の一実施
例のアドレス空間図、第３図は本発明の一実施例の論理
アドレスと物理アドレスのビット構成図である。 １０１・・・アドレス変換バッファ、１０２・・・比較
器、１０３・・・デコーダ、１０４・・・空間識別情報
記憶用フリップ・フロップ、１０５・・・空間識別情報
記憶用フリップ・フロップの制御回路、１０６・・・空
間識別情報セレクタ、１０７・・・有効ビット記憶用フ
リップ・フロップ、１０８・・・有効ビット記憶用フリ
ップ・フロップの制御回路、１０９・・・有効ビット・
セレクタ、２０１・・・ユーザ個別空間、２０２・・・
システム空間、２０３・・・アドレス変換対象空間、３
０１・・・論理アドレスタグ、３０２−・・インデクス
、３０３・・・ページ・フレーム・ナンバ。
方式の構成を示すブロック図、第２図は本発明の一実施
例のアドレス空間図、第３図は本発明の一実施例の論理
アドレスと物理アドレスのビット構成図である。 １０１・・・アドレス変換バッファ、１０２・・・比較
器、１０３・・・デコーダ、１０４・・・空間識別情報
記憶用フリップ・フロップ、１０５・・・空間識別情報
記憶用フリップ・フロップの制御回路、１０６・・・空
間識別情報セレクタ、１０７・・・有効ビット記憶用フ
リップ・フロップ、１０８・・・有効ビット記憶用フリ
ップ・フロップの制御回路、１０９・・・有効ビット・
セレクタ、２０１・・・ユーザ個別空間、２０２・・・
システム空間、２０３・・・アドレス変換対象空間、３
０１・・・論理アドレスタグ、３０２−・・インデクス
、３０３・・・ページ・フレーム・ナンバ。
Claims (1)
- １、複数項よりなり、各項は少なくとも論理アドレスと
物理アドレスとの対応を示す情報を保持するように構成
されたアドレス変換バッファと、該各項の有効性を示す
情報を保持する第１の記憶手段とから構成され、前記第
１の記憶手段中の情報を参照して、論理アドレスから物
理アドレスへのアドレス変換を行うアドレス変換機構に
おいて、前記アドレス変換バッファの各項に対応した論
理アドレスの１ビット以上の情報を、前記アドレス変換
バッファとは独立にアクセス可能な第２の記憶手段に保
持する構成とし、前記第２の記憶手段中の情報を用いて
、前記第１の記憶手段中の情報を更新する手段を設けた
ことを特徴とするアドレス変換バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033224A JPS63201853A (ja) | 1987-02-18 | 1987-02-18 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033224A JPS63201853A (ja) | 1987-02-18 | 1987-02-18 | アドレス変換バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201853A true JPS63201853A (ja) | 1988-08-19 |
Family
ID=12380479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033224A Pending JPS63201853A (ja) | 1987-02-18 | 1987-02-18 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201853A (ja) |
-
1987
- 1987-02-18 JP JP62033224A patent/JPS63201853A/ja active Pending
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