JPH01140354A - バンクメモリ制御方式 - Google Patents
バンクメモリ制御方式Info
- Publication number
- JPH01140354A JPH01140354A JP29753087A JP29753087A JPH01140354A JP H01140354 A JPH01140354 A JP H01140354A JP 29753087 A JP29753087 A JP 29753087A JP 29753087 A JP29753087 A JP 29753087A JP H01140354 A JPH01140354 A JP H01140354A
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- JP
- Japan
- Prior art keywords
- bank
- memory
- mode
- bank memory
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 claims description 10
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータを用いたデータ処理装
置のメモリ制御系において、特にバンクメモリによるメ
モリ拡張のためのバンクメモリ制御方式に関する。
置のメモリ制御系において、特にバンクメモリによるメ
モリ拡張のためのバンクメモリ制御方式に関する。
パーソナルコンピュータ等のマイクロコンピュータによ
るデータ処理装置において、ＣＰＵ （中央処理袋＠）
のメモリ空間を越えたメモリ拡張を行な５手段としては
、バンクメモリによるメモリ拡張方式が有効である。し
かしながら、このバンクメモリによるメモリ拡張方式で
は、バンクメモリ上に置かれたプログラム間でのデータ
交換を行なう場合、バンクメモリでないメモリ領域やフ
ァイルなどを介して、間接的なデータ交換を行なう必要
があり、データ交換のオーバーヘッドが大きいという欠
点がある。
るデータ処理装置において、ＣＰＵ （中央処理袋＠）
のメモリ空間を越えたメモリ拡張を行な５手段としては
、バンクメモリによるメモリ拡張方式が有効である。し
かしながら、このバンクメモリによるメモリ拡張方式で
は、バンクメモリ上に置かれたプログラム間でのデータ
交換を行なう場合、バンクメモリでないメモリ領域やフ
ァイルなどを介して、間接的なデータ交換を行なう必要
があり、データ交換のオーバーヘッドが大きいという欠
点がある。
このようなバンクメモリ間での間接的なデータ交換によ
るオーバーヘッドを削減する方法として、特開昭５９−
１１００８９号のように、バンクメモリをｎ分割し、そ
のそれぞれを独立に切換えるようＫすることにより、バ
ンクメモリを部分的に切換え、バンクメモリ間で直接に
データ変換を行なう方法がある。
るオーバーヘッドを削減する方法として、特開昭５９−
１１００８９号のように、バンクメモリをｎ分割し、そ
のそれぞれを独立に切換えるようＫすることにより、バ
ンクメモリを部分的に切換え、バンクメモリ間で直接に
データ変換を行なう方法がある。
しかしながら、上記特開昭５９−１１００８９号の方式
は、結局は分割したサイズの複数のバンクメモリを連続
領域に設定して、一つのバンクメモリを構成したにすぎ
ないために、バンクメモリ全体を切換える場合にも、分
割したバンクメモリの全てを、それぞれ別々に切換える
必要がある。したがって、バンクメモリ間でのデータ交
換を行なう際以外での通常のバンクメモリの切換処理に
おいて、バンクメモリ全体を切換える場合のオーバーヘ
ッドが増大するという問題があった。
は、結局は分割したサイズの複数のバンクメモリを連続
領域に設定して、一つのバンクメモリを構成したにすぎ
ないために、バンクメモリ全体を切換える場合にも、分
割したバンクメモリの全てを、それぞれ別々に切換える
必要がある。したがって、バンクメモリ間でのデータ交
換を行なう際以外での通常のバンクメモリの切換処理に
おいて、バンクメモリ全体を切換える場合のオーバーヘ
ッドが増大するという問題があった。
本発明の目的は、バンクメモリをｎ分割して、それぞれ
独立に切換えることを可能とするとともに１通常のバン
クメモリの切換処理で、バンクメモリ全体を切換える場
合には、バンクメモリ全体を一括して切換えること全可
能とするバンクメモリ制御方式を提供することにある。
独立に切換えることを可能とするとともに１通常のバン
クメモリの切換処理で、バンクメモリ全体を切換える場
合には、バンクメモリ全体を一括して切換えること全可
能とするバンクメモリ制御方式を提供することにある。
上記目的を達成するために、本発明によるバンクメモリ
制御方式は、 複数のバンクメモリによりメモリ拡張を行なう計算機シ
ステムにおいて、 バンクメモリ選択手段により各バンクメモリ単位にバン
ク選択を行なう第１のモードと、各バンクメモリを分割
し、該分割したバンクメモリ部分を選択するバンクメモ
リ部分選択手段により各バンクメモリ部分単位にバンク
選択を行なう第２のモードとを設け、 上記第１および第２のモードをバンク選択モード切換手
段により切換えることを特徴とするものである。
制御方式は、 複数のバンクメモリによりメモリ拡張を行なう計算機シ
ステムにおいて、 バンクメモリ選択手段により各バンクメモリ単位にバン
ク選択を行なう第１のモードと、各バンクメモリを分割
し、該分割したバンクメモリ部分を選択するバンクメモ
リ部分選択手段により各バンクメモリ部分単位にバンク
選択を行なう第２のモードとを設け、 上記第１および第２のモードをバンク選択モード切換手
段により切換えることを特徴とするものである。
上記パンクメモリ部分選択手段は、好ましくは、上記各
バンクメモリの分割数に対応する個数の選択回路からな
る。
バンクメモリの分割数に対応する個数の選択回路からな
る。
上記第１のバンク切換モード（モード１）と上記第２の
バンク切換モード（モード２）との間でのモード切換は
バンク切換モード選択手段のモード切換レジスタに所定
の値を設定することにより行なう。
バンク切換モード（モード２）との間でのモード切換は
バンク切換モード選択手段のモード切換レジスタに所定
の値を設定することにより行なう。
モード１では、各バンクメモリ全体に対するノ（ンクメ
モリ選択手段のバンクレジスタに所定の）（ンク番号を
設定することにより、各バンクメモリ全体を一括して切
換えることができる。
モリ選択手段のバンクレジスタに所定の）（ンク番号を
設定することにより、各バンクメモリ全体を一括して切
換えることができる。
また、モード２では、バンクメモリ部分選択手段の、分
割したバンクメモリのそれぞれの領域に対応したパンク
レジスタに、それぞれ独立に所定のバンク番号を設定す
ることにより、バンクメモリを分割した領域ごとに独立
して、切換えることができる。
割したバンクメモリのそれぞれの領域に対応したパンク
レジスタに、それぞれ独立に所定のバンク番号を設定す
ることにより、バンクメモリを分割した領域ごとに独立
して、切換えることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
〈実施例の構成〉
第１図中、１はＣＰ［Ｊ、２はメモリである。
ＣＰＬ］１のアドレスバスの信号線は、２０ピツト（Ａ
ｏ−Ａｔｅ ）で、メモリ空間は１Ｍバイトである。
ｏ−Ａｔｅ ）で、メモリ空間は１Ｍバイトである。
これに対し、メモリ２は２Ｍバイトを実装し、上位１Ｍ
バイト（１０００００）（〜１ＦＦＦＦＦＨ）は、拡張
メモリとしてバンクメモリに割当てる。
バイト（１０００００）（〜１ＦＦＦＦＦＨ）は、拡張
メモリとしてバンクメモリに割当てる。
バンクメモリは６４ Ｋバイトで、全体で１６面となる
。
。
５は、モード１の場合に、６４にバイトのバンクメモリ
全体を切轡えるためのバンクレジスタである。また、こ
のバンクレジスタの最上位ビットはモード１とモード２
を切換えるためのモード切換ピット３１として用いる。
全体を切轡えるためのバンクレジスタである。また、こ
のバンクレジスタの最上位ビットはモード１とモード２
を切換えるためのモード切換ピット３１として用いる。
すなわち、本実施例では、レジスタ３はバンクメモリ選
択手段と、モード切換手段とを兼ねる。
択手段と、モード切換手段とを兼ねる。
４１〜４４は、モード２の場合に、１６ Ｋバイト単位
に４分割摂れたバンクメモリをそれぞれ独立に切換える
ためのバンクレジスタである。これらのパンクレジスタ
４１〜４４はバンクメモリ部分選択手段を構成する。
に４分割摂れたバンクメモリをそれぞれ独立に切換える
ためのバンクレジスタである。これらのパンクレジスタ
４１〜４４はバンクメモリ部分選択手段を構成する。
５はバンクレジスタ６．４１〜４４の出力全選択するス
イッチである。
イッチである。
６はＣＰ［Ｊｉのアドレス信号Ａ＋４〜Ａｌｌおよびモ
ード切換ビット６１からの信号をデコードし、スイッチ
５への切換信号を出力するデコーダである。
ード切換ビット６１からの信号をデコードし、スイッチ
５への切換信号を出力するデコーダである。
７はＣＰＵ１のアドレス信号ＡＩ４〜Ａ１９およびＡ２
０（“低”）を合わせた信号とスイッチ５かう出力され
るバンクレジスタからのアドレス信号を選択するスイッ
チである。
０（“低”）を合わせた信号とスイッチ５かう出力され
るバンクレジスタからのアドレス信号を選択するスイッ
チである。
８はＣＰＵＩのアドレス信号ＡＩ４〜Ａ１９をデコード
し、スイッチ７への切換信号を出力するデコーダである
。このデコーダは１例えばＣＰＵ１がＩＩＡＯＯＯＯＨ
〜［１ＡＦＦＦＦＨのアドレスにアクセスした場合にの
み、スイッチ７がバンクレジスタからのアドレス信号を
選択するように設定する。したがって、この場合バンク
ウィンドウはＯＡＯ０００Ｈ〜０ＡＦＦＦＦ［（の６４
Ｋバイトのメモリ空間に設定される。
し、スイッチ７への切換信号を出力するデコーダである
。このデコーダは１例えばＣＰＵ１がＩＩＡＯＯＯＯＨ
〜［１ＡＦＦＦＦＨのアドレスにアクセスした場合にの
み、スイッチ７がバンクレジスタからのアドレス信号を
選択するように設定する。したがって、この場合バンク
ウィンドウはＯＡＯ０００Ｈ〜０ＡＦＦＦＦ［（の６４
Ｋバイトのメモリ空間に設定される。
９はＣＰＵ １からのアドレスバス、１０はモード切換
ビット６１の値をデコーダ６に出力する信号線、１１は
デコーダ６のデコード信号をスイッチ５に出力するため
の信号線、１２はデコーダ８Ｏｆコ−１”８号をスイッ
チ７に出力するための信号線である。
ビット６１の値をデコーダ６に出力する信号線、１１は
デコーダ６のデコード信号をスイッチ５に出力するため
の信号線、１２はデコーダ８Ｏｆコ−１”８号をスイッ
チ７に出力するための信号線である。
〈実施例の作用〉
次に本実施例の動作について、説明する。
ＣＰＵ１のアドレス信号Ａ１４〜Ａ１９は、スイッチ７
に出力されるとともＫ、デコーダ６およびデコーダ８に
出力される。
に出力されるとともＫ、デコーダ６およびデコーダ８に
出力される。
まず、デコーダ８ではこれらＣＰＵ１からのアドレス信
号Ａ１４〜Ａ１９をデコードし、前述のように、ｃｐｏ
ｉが０ＡＯＯＯＯＨ〜０ＡＦＦＦＦＨにアクセスした場
合のみ、スイッチ５から出力されるバンクレジスタに設
定されたアドレス信号を選択し、メモリ２に対し出力す
るように、スイッチ７に対してデコード信号を出力する
。
号Ａ１４〜Ａ１９をデコードし、前述のように、ｃｐｏ
ｉが０ＡＯＯＯＯＨ〜０ＡＦＦＦＦＨにアクセスした場
合のみ、スイッチ５から出力されるバンクレジスタに設
定されたアドレス信号を選択し、メモリ２に対し出力す
るように、スイッチ７に対してデコード信号を出力する
。
ＣＰＵ１が０ＡＯＯＯＯＨ〜０ＡＦＦＦＦＥ（以外のメ
モリ空間をアクセスした場合は、ＣＰＵ１のアドレス信
号ＡＩ４〜Ａ１９にＡ２０（“低″）を加えたアドレス
信号がメモリ２に出力され、０ＡＯ０００Ｈ〜０ＡＦＦ
ＦＦＨを除＜０ＯＯＯＯＯＨ〜ＯＦＦＦＦＦＨのメモリ
に対する通常のアクセスとなる。
モリ空間をアクセスした場合は、ＣＰＵ１のアドレス信
号ＡＩ４〜Ａ１９にＡ２０（“低″）を加えたアドレス
信号がメモリ２に出力され、０ＡＯ０００Ｈ〜０ＡＦＦ
ＦＦＨを除＜０ＯＯＯＯＯＨ〜ＯＦＦＦＦＦＨのメモリ
に対する通常のアクセスとなる。
次にデコーダ６では、ＣＰＵ１のアドレス信号Ａ１４．
Ａ１５およびバンクレジスタ３のモード切換ビット３１
からの信号をデコードし、スイッチ５へ切換信号を出力
する。
Ａ１５およびバンクレジスタ３のモード切換ビット３１
からの信号をデコードし、スイッチ５へ切換信号を出力
する。
モード切換ビット５１を“０″にセットすると、モード
１となる。モード１では、デコーダ６の出力信号により
、スイッチ５においてバンクレジスタ３からの信号Ａ１
６〜Ａ ２０とＣＰＵＩのアドレス信号ＡＩ４．Ａ１５
とを合わせた信号がアドレス信号として選択され、メモ
リ２１に出力される。
１となる。モード１では、デコーダ６の出力信号により
、スイッチ５においてバンクレジスタ３からの信号Ａ１
６〜Ａ ２０とＣＰＵＩのアドレス信号ＡＩ４．Ａ１５
とを合わせた信号がアドレス信号として選択され、メモ
リ２１に出力される。
したがって、モード１ではバンクレジスタ５にバンク番
号（Ｄ〜ＦＨ）を設定することによυ、６４にバイトの
バンクメモリ全体全切換えることが可能となる。
号（Ｄ〜ＦＨ）を設定することによυ、６４にバイトの
バンクメモリ全体全切換えることが可能となる。
バンクレジスタ６の構成は第２図に示すようになってお
シ、下位の４ピツトにバンク番号を設定する（Ａ２０に
対応するビット値は、メモリ２の１−ＯＯＯＯＯＨ〜Ｉ
ＦＦＦＦＦＨの拡張メモリをアクセスするために“１
”に固定）。
シ、下位の４ピツトにバンク番号を設定する（Ａ２０に
対応するビット値は、メモリ２の１−ＯＯＯＯＯＨ〜Ｉ
ＦＦＦＦＦＨの拡張メモリをアクセスするために“１
”に固定）。
一方、モード切換ビット６１を“１”にセットするとモ
ード２となる。モード２ではデコーダ６の出力信号によ
り、スイッチ５において、バンクレジスタ４１〜４４の
いずれかの信号ＡＩ４〜Ａ２０がアドレス信号として選
択され、メモリ２に出力される。また、ＣＰＵ１が０Ａ
ＯＯＯＯＨ〜０Ａ５ＦＦＦＦ（の空間をアクセスした場
合にはバンクレジスタ４１からの信号が、ＣＰＵ１が０
Ａ４０００Ｈ〜ｏＡ７ＦＦＦＨの空間をアクセスした場
合にはバンクレジスタ４２からの信号が、ＣＰＵ１がＡ
ｓ ｏ ｏ ｏ Ｈ−ＡＢＦＦＦＨの空間をアクセスし
た場合にはバンクレジスタ４５からの信号が、ＣＰＵ１
がＡＣｏ ｏ ｏＨ−ＡＦＦＦＦＨの空間をアクセスし
た場合にはバンクレジスタ４４からの信号が、それぞれ
、デコーダ６の出力信号によりスイッチ５において選択
される。
ード２となる。モード２ではデコーダ６の出力信号によ
り、スイッチ５において、バンクレジスタ４１〜４４の
いずれかの信号ＡＩ４〜Ａ２０がアドレス信号として選
択され、メモリ２に出力される。また、ＣＰＵ１が０Ａ
ＯＯＯＯＨ〜０Ａ５ＦＦＦＦ（の空間をアクセスした場
合にはバンクレジスタ４１からの信号が、ＣＰＵ１が０
Ａ４０００Ｈ〜ｏＡ７ＦＦＦＨの空間をアクセスした場
合にはバンクレジスタ４２からの信号が、ＣＰＵ１がＡ
ｓ ｏ ｏ ｏ Ｈ−ＡＢＦＦＦＨの空間をアクセスし
た場合にはバンクレジスタ４５からの信号が、ＣＰＵ１
がＡＣｏ ｏ ｏＨ−ＡＦＦＦＦＨの空間をアクセスし
た場合にはバンクレジスタ４４からの信号が、それぞれ
、デコーダ６の出力信号によりスイッチ５において選択
される。
したがって、モード２ではバンクレジスタ４１〜４４に
バンク番号とパンクメモリ内での分割バンり番号を設定
することにより、６４ Ｋバイトのバンクメモリを１６
にバイト単位に４分割し、それぞれ、独立に切換えるこ
とが可能となる。
バンク番号とパンクメモリ内での分割バンり番号を設定
することにより、６４ Ｋバイトのバンクメモリを１６
にバイト単位に４分割し、それぞれ、独立に切換えるこ
とが可能となる。
バンクレジスタ４１〜４４の構成は第５図に示すように
なっており、ビット２〜ピツト５０４ピツトにバンク番
号（０〜ＦＨ）を設定する（Ａ２０に対応するビット６
の値は、バンクメモリとして、メモリ２の１０００００
Ｆ（〜１ＦＦＦＦＦＨの拡張メモリをアクセスするため
Ｋ“１”に固定）。ビット０，１の２ピツトに分割バン
ク番号（１６にバイト学位に４分割したバンクメモリの
バンクメモリ内での辿し番号で０〜３のいずれか）を設
定する。
なっており、ビット２〜ピツト５０４ピツトにバンク番
号（０〜ＦＨ）を設定する（Ａ２０に対応するビット６
の値は、バンクメモリとして、メモリ２の１０００００
Ｆ（〜１ＦＦＦＦＦＨの拡張メモリをアクセスするため
Ｋ“１”に固定）。ビット０，１の２ピツトに分割バン
ク番号（１６にバイト学位に４分割したバンクメモリの
バンクメモリ内での辿し番号で０〜３のいずれか）を設
定する。
以上のように、本実施例によれば、バンクメモリ全体を
切換える場合には、モード切換ビットをモード１に設定
することによりバンクメモリ全体を高速に切換えること
が可能となシ、バンクメモリ間でデータ交換を行なう場
合には、モード切換ビットをモード２に設定することに
より４分割されたバンクメモリのうちの一部を切換えて
直接データ交換が可能となる。
切換える場合には、モード切換ビットをモード１に設定
することによりバンクメモリ全体を高速に切換えること
が可能となシ、バンクメモリ間でデータ交換を行なう場
合には、モード切換ビットをモード２に設定することに
より４分割されたバンクメモリのうちの一部を切換えて
直接データ交換が可能となる。
なお、本実施例では、各バンクメモリのサイズｆ６４に
バイトとし、それぞれ４分割した構成としているが、こ
れに限定されるものではな（、同様の手段により必要な
領域数に分割が可能であシ、この場合、各分割領域に対
応するバンクメモリ選択回路を増加させればよい。
バイトとし、それぞれ４分割した構成としているが、こ
れに限定されるものではな（、同様の手段により必要な
領域数に分割が可能であシ、この場合、各分割領域に対
応するバンクメモリ選択回路を増加させればよい。
もちろん、メモリ空間におけるバンクウィンドウの大き
さや位置を変更することも可能である。
さや位置を変更することも可能である。
本発明によれば、バンクメモリ部分間での直接のデータ
交換が可能となるとともに、各バンクメモリ全体の切換
も高速に行なうことが可能となる。
交換が可能となるとともに、各バンクメモリ全体の切換
も高速に行なうことが可能となる。
したがって、バンクメモリによってメモリ拡張を行なっ
ているシステムｌ１ｃｈいて、バンクメモリ間でのデー
タ交換の高速化およびバンクメモリの切換処理の高速化
に有効である。
ているシステムｌ１ｃｈいて、バンクメモリ間でのデー
タ交換の高速化およびバンクメモリの切換処理の高速化
に有効である。
第１図は本発明の一実施例の回路のブロック図、第２図
は第１図のバンクレジスタ３０ピツト構成を示す模式図
、第３図は第１図のパンクレジスタ４１〜４４のビット
構成を示す模式図である。 １・・・ＣＰ［Ｊ。 ２・・・メモリ、 ３・・・パンクレジスタ、 ３１・・・モード切換ビット、 ４１〜４４・・・パンクレジスタ、 ５・・・スイッチ、 ６・・・デコーダ、 ７・・・スイッチ、 ８・・・デコーダ、 ９・・・アドレスバス。 代理人弁理士 小 川 勝 男 纂 ２ ＠ バングレ９スｊ７３ ３ ｇ ハ゛ン７しνスグ４１−手十
は第１図のバンクレジスタ３０ピツト構成を示す模式図
、第３図は第１図のパンクレジスタ４１〜４４のビット
構成を示す模式図である。 １・・・ＣＰ［Ｊ。 ２・・・メモリ、 ３・・・パンクレジスタ、 ３１・・・モード切換ビット、 ４１〜４４・・・パンクレジスタ、 ５・・・スイッチ、 ６・・・デコーダ、 ７・・・スイッチ、 ８・・・デコーダ、 ９・・・アドレスバス。 代理人弁理士 小 川 勝 男 纂 ２ ＠ バングレ９スｊ７３ ３ ｇ ハ゛ン７しνスグ４１−手十
Claims (1)
- 【特許請求の範囲】 １、複数のバンクメモリによりメモリ拡張を行なう計算
機システムにおいて、 バンクメモリ選択手段により各バンクメモリ単位にバン
ク選択を行なう第１のモードと、各バンクメモリを分割
し、該分割したバンクメモリ部分を選択するバンクメモ
リ部分選択手段により各バンクメモリ部分単位にバンク
選択を行なう第２のモードとを設け、 上記第１および第２のモードをバンク選択モード切換手
段により切換えることを特徴とするバンクメモリ制御方
式。 ２、上記バンクメモリ部分選択手段は、上記各バンクメ
モリの分割数に対応する個数の選択回路からなる特許請
求の範囲第１項記載のバンクメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29753087A JPH01140354A (ja) | 1987-11-27 | 1987-11-27 | バンクメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29753087A JPH01140354A (ja) | 1987-11-27 | 1987-11-27 | バンクメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140354A true JPH01140354A (ja) | 1989-06-01 |
Family
ID=17847724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29753087A Pending JPH01140354A (ja) | 1987-11-27 | 1987-11-27 | バンクメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140354A (ja) |
-
1987
- 1987-11-27 JP JP29753087A patent/JPH01140354A/ja active Pending
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