JPH0528030A

JPH0528030A - アドレス変換方式

Info

Publication number: JPH0528030A
Application number: JP3179464A
Authority: JP
Inventors: Tatsuya Yamaguchi; 達也山口; Kiyoshi Sudo; 清須藤; Kiminari Ogura; 仁成小椋; Yasutomo Sakurai; 康智桜井; Koichi Odawara; 孝一小田原; Takumi Nonaka; 巧野中; Eiji Kanetani; 英治金谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-19
Filing date: 1991-07-19
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】本発明の目的は、バンクレジスタの内容の退
避、再格納を不要とするアドレス変換方式を提供するこ
とにある。【構成】外部制御手段３０は、制御手段１０によりア
クセスされる対象１１〜１３等に対応して設けられた複
数の保持手段１ー０〜１ーｎと、制御手段１０で走行す
る処理プログラム３０の走行レベル毎の走行状態信号３
１と走行レベル毎に、前記対象のうち同一走行レベルに
存在する対象のいずれかを選択するための選択信号４１
とを制御手段１０から取り込んでこれらの信号に基づ
き、保持手段の出力を切換える切換手段６とを備え、処
理プログラムは自己に割り当てられた対象に対応する保
持手段にアドレスデータをセットし、切換手段は該処理
プログラムの走行により出力される走行状態信号と選択
信号とに基づき、セットされた保持手段に切換えてアド
レスデータを出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ，ＩＯ等のアク
セスの高速化を目的とし、プロセッサの外部にバンクレ
ジスタを備えた処理装置におけるアドレス変換方式に関
する。

【０００２】

【従来の技術】プロセッサがメモリまたはＩＯ空間をア
クセスする方法の１つとして、プロセッサの外部に１組
のバンクレジスタを設け、アドレスの一部または全アド
レスを保持して一連のアクセスを行う方法が知られてい
る。

【０００３】図７は従来のアドレス変換方式の構成の一
例を示す図、図８はメモリマップを説明するための図で
ある。図７において、アドレス変換方式を実現するため
の装置は、プロセッサCPU１０、アクセス領域拡張のた
めのバンクレジスタ１およびアドレス変換回路７により
アドレス変換を行なう外部制御回路３０、それぞれアク
セス対象のディスプレイ部１１、フロッピィ部１２、デ
ィスク部１３、メモリ１４とを有する。また装置は、メ
モリ／ＩＯバス２０、バンクレジスタ１とのデータの授
受またはメモリ／ＩＯバス２０とのデータの授受を行な
うプロセッサデータバス２１、プロセッサ１０からのア
ドレスデータをアドレス変換回路７に送出するプロセッ
サアドレスバス２２を有する。

【０００４】このようなアドレス変換方式において、デ
ィスプレイ部１１、フロッピィ部１２、ディスク部１
３、メモリ１４のＩＯ、メモリには、図７に示すよう
に、それぞれアドレス空間が割り付けられている。

【０００５】また図８に示すように、その空間を表す上
位ビット（図８ではその空間をさらに区分した領域を表
す上位２４ビット）のアドレスデータをバンクレジスタ
１にセットした後、プロセッサ１０から下位８ビットを
出力してアクセスする。そうすると、バンクレジスタ１
に保持されている上位24ビットのアドレスデータと、ア
クセスごとに出力される下位８ビットのアドレスデータ
とにより、アクセス対象の領域を指示する３２ビットの
実アドレスデータがアドレス変換回路７からメモリ／Ｉ
Ｏバス２０に出力される。

【０００６】ここで、プロセッサ１０で走行する処理プ
ログラムは、ディスプレイ部１１、フロッピィ部１２等
のＩＯ別、処理別に区分されており、各プログラムはア
クセス開始時にアクセス対象空間のアドレスデータをバ
ンクレジスタ１にセットする。

【０００７】また、各処理プログラムには優先順位を表
す走行レベルが当てられており、上記のように、各プロ
グラムと同じバンクレジスタ１を使用すると、優先順位
の低い処理プログラムが割込み等によって処理が中断し
た場合には、バンクレジスタ１の内容が割込みプログラ
ムによって変わることになる。

【０００８】このため、割込みプログラムは、処理開始
に先立ちバンクレジスタ１の内容を退避し、処理終了時
に退避したデータをバンクレジスタ１に再格納して復帰
している。

【０００９】

【発明が解決しようとする課題】このように、プロセッ
サの外部にバンクレジスタを備えた装置では、割込み等
によって処理が中断する場合はバンクレジスタの内容を
退避し、復帰時に再ストアしなければならず、その分ア
クセス速度が低下するという問題があった。

【００１０】この課題を解決するために、例えば走行レ
ベルに応じて複数のバンクレジスタを用意し、これらの
バンクレジスタを切り換えてアクセス制御を行なうアド
レス変換方式も考えられる。

【００１１】しかしながら、近年では多種多様のＩＯ装
置、外部記憶装置が存在し、同一走行レベル内で複数の
ＩＯ（または制御のためのファームウェア等）を制御し
なければならない場合も生じてきた。このような場合に
あっては、バンクレジスタの内容の退避及び復帰時に退
避したデータの再格納のための処理が上記の場合よりも
さらに煩雑となり、さらにアクセス速度が低下してしま
う。

【００１２】本発明の目的は、バンクレジスタの内容の
退避、再格納を不要とするアドレス変換方式を提供する
ことにある。

【００１３】

【課題を解決するための手段】本発明は、上記課題を解
決するためにアドレス変換方式として下記の構成とし
た。図１は本発明の原理図であり、図１を用いてアドレ
ス変換方式を説明する。

【００１４】複数の保持手段１ー０〜１ーｎは、制御手
段１０によりアクセスされる対象１１〜１３等に対応し
て設けられている。制御手段１０は、処理プログラム３
０が走行状態であることを表す走行レベル毎の走行状態
信号３１と走行レベル毎に、対象のうち同一走行レベル
に存在する対象のいずれかを選択するための選択信号４
１とを出力する。

【００１５】切換手段６は、制御手段１０から出力され
る走行状態信号３１と選択信号４１とに基づき、保持手
段１ー０〜１ーｎの出力を切換える。また外部制御手段
３０は、走行レベル毎に、前記対象のうち同一走行レベ
ルに存在する対象のいずれかを選択するための選択信号
４１を制御手段１０から取り込んで保持するとととも
に、該選択信号４１を切換手段６に供給する選択保持手
段２を備えた。

【００１６】また外部制御手段３０は、制御手段１０か
ら出力される走行レベル毎の走行状態信号３１を解読す
るためのデコーダ５を備えた。

【００１７】

【作用】本発明によれば、保持手段１ー０〜１ーｎがア
ドレスデータの上位ビットを保持する場合、処理プログ
ラム３０は、保持手段１ー０〜１ーｎのうち、自己に割
り当てられているアクセス対象に対応する保持手段（例
えば保持手段１ー０とする）に上位アドレスデータをセ
ットし、以後下位アドレスデータを出力して上位アドレ
スデータで示される領域内をアクセスする。

【００１８】制御手段１０は、処理プログラム３０の走
行中は、そのプログラムに与えられている走行レベル毎
の走行状態信号３１と同一走行レベルに存在する対象の
いずれかを選択するための選択信号４１とを出力し、切
換手段６は、この走行状態信号３１と選択信号とにより
保持手段１ー０を選択し、保持されている上位アドレス
データを出力する。そして、この出力されたアドレスデ
ータは、制御手段１０から出力される下位アドレスデー
タとともにアドレス変換手段７により実アドレスデータ
に変換される。

【００１９】このように、保持手段１ー０〜１ーｎには
アセクス対象毎に上位アドレスデータが保持されている
から、割込み等によって走行レベルが替わっても、ある
いはて同一走行レベル内でアクセス対象が替わっても、
データの退避及び再格納が不要となり、よって多種多様
のＩＯ，メモリ等のアクセス速度が向上する。なお、ア
ドレスデータの全ビットが保持手段１ー０〜１ーｎに保
持される装置も同じ処理が行われ、同様の効果が得られ
る。

【００２０】また、選択保持手段２は、走行レベル毎
に、アクセス対象のうち同一走行レベルに存在する対象
のいずれかを選択するための選択信号４１を制御手段１
０から取り込んで保持するととともに、該選択信号４１
を切換手段６に供給するから、上記同様な効果が得られ
るとともに、選択信号４１の書き込み，読み出しが可能
となる。

【００２１】また、デコーダ５により走行状態信号３１
が解読されることにより、切換手段６の切換動作に適し
たものとなる。

【００２２】

【実施例】本発明の実施例を図を用いて詳細に説明す
る。図２は本発明の実施例１の構成図である。なお、図
２に示す部分のうち、図７に示す部分と同一部分につい
ては、同一符号を符して説明する。

【００２３】図２において、アドレス変換方式を実現す
るための装置は、プロセッサ１０と、外部制御回路３０
と、プロセッサ１０によりアクセスされる対象としての
メモリ／ＩＯ４０とにより構成される。

【００２４】プロセッサ１０は、処理プログラム３０が
走行している間、その処理プログラム３０が走行状態で
あることを表す走行レベル毎の走行状態信号３１と走行
レベル毎に、対象のうち同一走行レベルに存在する対象
のいずれかを選択するための選択信号４１とを出力す
る。

【００２５】外部制御回路３０は、複数のバンクレジス
タ１ー１〜１ーｎと、バンクセレクトレジスタ２と、デ
コーダ５と、マルチプレクサ６と、アドレス変換回路７
とを有する。

【００２６】ｎ個のバンクレジスタ１ー１〜１ーｎは、
ここでは３２ビットのアドレス幅のうち、上位２４ビッ
トをそれぞれにセットする。バンクセレクトレジスタ２
は、プロセッサ１０とマルチプレクサ６との間に設けら
れ、走行レベル毎に、対象のうち同一走行レベルに存在
する対象のいずれかを選択するための選択信号４１をプ
ロセッサ１０から取り込んで保持するととともに、該選
択信号４１をマルチプレクサ６に供給する。

【００２７】デコーダDEC５は、プロセッサCPU １０か
ら出力されるエンコードされた走行状態信号３１をデコ
ードする。マルチプレクサMPX６は、デコーダDEC５によ
りデコードされた走行状態信号３１とバンクセレクトレ
ジスタ２により選択された選択信号４１（レジスタ値）
とによりバンクレジスタ１ー１〜１ーｎの出力を切換え
る。

【００２８】メモリ／ＩＯ４０は、アクセス対象として
ディスプレイ部１１、フロッピィ部１２、ファイル部１
３、メモリ１４、磁気テープＭＴ１９、回線２０を有し
ている。これらＩＯ，メモリには、図３に示すようにそ
れぞれアドレス空間が割り付けられており、その空間を
表す上位ビットのアドレスデータを対応するバンクレジ
スタにセットする。

【００２９】処理プログラム３０には、予め走行レベル
が割り当てられており、それぞれ対応するバンクレジス
タ１ー１〜１ーｎを使用してメモリ／ＩＯ４０をアクセ
スする。

【００３０】プロセッサ１０には、予め処理プログラム
３０の走行レベルが識別可能に登録されており、処理プ
ログラム３０が走行している間、その走行レベルをエン
コードして、例えば、８レベル（０〜７）の場合は３ビ
ットで表して出力する。

【００３１】走行レベル３１のレベル０，１，２とプロ
セッサ１０の走行レベルとは、図４に示すように対応し
ている。プロセッサ走行レベルの予備を除く５種類の走
行レベルにおいて、マシンチェックはシステム又はプロ
セッサがエラー処理等をするためのレベルであり、ＩＯ
レベル１〜３は、それぞれメモリ／ＩＯバス２０に接続
される装置に対応している。ＩＯレベル１は、フロッピ
ー制御を行い、ＩＯレベル２は、ディスク，ＭＴ制御を
行なう。ＩＯレベル３は、ディスプレイ，回線制御を行
い、ＣＰＵレベルは全て装置の制御を行なう。

【００３２】それぞれのアドレス空間領域は図３に示す
アドレスマップの通りである。バンクレジスタ１ー１〜
１ーｎは、走行レベル０，１，２とバンクセレクトレジ
スタ２の選択信号によって、選択される。

【００３３】例えば１走行レベル中に、４バンクレジス
タがあるとすると、選択信号は２ビット必要であり、走
行レベル１であるときには、図５に示すようになる。ま
たプロセッサ１０は、選択信号４１として例えば１ビッ
ト（０，１）をバンクセレクトレジスタ２に出力すると
すれば、走行レベル，バンクセレクトレジスタ値，選択
されるバンクレジスタ，メモリ／ＩＯとの対応関係は、
図６に示すようになる。

【００３４】次にこのように構成された装置を用いて、
以下のようなアドレス変換制御が行われる。例えば、プ
ロセッサ１０が磁気テープＭＴ１９をアクセスする場合
について説明する。まず、走行レベルＩＯ２の処理プロ
グラム３０が走行すると、プロセッサ１０より走行状態
信号３１としてレベル〔０，１，０〕が出力され、この
レベルはDEC ５によりデコードされる。またプロセッ
サ１０から選択信号４１を取り込んだバンクセレクトレ
ジスタ２によりレジスタ値が”１”にセットされる。

【００３５】DEC ５の出力とバンクセレクトレジスタ２
の出力とに基づき、マルチプレクサMPX ６によりバンク
レジスタ１ー１〜１ーｎの中から、ＭＴ１９専用のバン
クレジスタ１ー３が選択され、バンクレジスタ１ー３に
アドレスマップの”B00000”がセットされる。

【００３６】そして、処理プログラム３０が、プロセッ
サデータバス２１およびプロセッサアドレスバス２２を
介してバンクレジスタ１ー３に上位２４ビットのアドレ
スデータをセットした後、ＭＴアドレス下位８ビットを
出力してアクセスする。そうすると、アクセス信号によ
り、アドレス変換回路７はバンクレジスタ１ー３に保持
されている上位２４ビット（B00000）と、プロセッサ１
０から出力された下位８ビットのアドレスデータによ
り、３２ビットの実アドレスデータを生成してメモリ／
ＩＯバス２０に出力し、ＭＴ１９をアクセスすることが
できる。

【００３７】このとき、データの授受は、プロセッサデ
ータバス２１とメモリ／ＩＯバス２０との間で行われ
る。しかる後、他の装置のアクセスも割付けたバンクレ
ジスタに任意のアドレスをセットしておく。

【００３８】ここで、走行レベルＩＯ２の処理プログラ
ム３０が走行中に、ディスク１３をアクセスするときに
は、プロセッサ１０は、走行状態信号３１として〔０，
１，０〕を出力し、かつ選択信号４１として”０”をバ
ンクセレクトレジスタ２に出力するので、マルチプレク
サMPX ６により、バンクレジスタ１ー３からバンクレ
ジスタ１ー２にその出力が切換えられる。よって、所望
とするディスク１３をアクセスすることができる。

【００３９】また、走行レベルＩＯ２の処理プログラム
３０が走行中に、走行レベルＩＯ３の処理プログラム３
０が起動されると、走行レベルＩＯ３の処理プログラム
３０は、バンクレジスタ１を使用してアクセスする。

【００４０】プロセッサ１０は、走行レベルＩＯ３が走
行すると、走行状態信号３１として〔０，１，１〕を出
力し、かつ選択信号４１として”０”をバンクセレクト
レジスタ２に出力するので、マルチプレクサMPX ６に
より、バンクレジスタ１ー３からバンクレジスタ１ー４
にその出力が切換えられる。よって、所望とするディス
プレイ１１をアクセスすることができる。

【００４１】次に、再びＭＴ１９をアクセスするときに
は、走行レベルＩＯ３から走行レベルＩＯ２に切換える
ことにより、走行状態信号３１は〔０，１，０〕とな
る。またバンクセレクトレジスタに”１”をセットする
のみで、再びバンクレジスタ１ー３に切換えられるの
で、そのままＭＴ１９をアクセスできる。すなわち、バ
ンクレジスタ１ー３には、割込み前のアドレスデータが
保持されているから、走行レベルＩＯ２の処理プログラ
ム３０はそのままアクセスを継続できる。

【００４２】従って、割込みした走行レベルＩＯ３の処
理プログラム３０は、バンクレジスタ１ー３の内容を退
避、再格納の必要がない。このように、アクセスされる
対象に対応してバンクレジスタを設け、走行する処理プ
ログラムの走行レベルの走行状態信号３１とバンクセレ
クトレジスタ値とによって対応するバンクレジスタに自
動的に切り換えるので、走行レベルが切り替わっても、
あるいは同一走行レベル内に存在する対象が切り替わっ
ても、バンクレジスタの内容を退避、再格納する必要が
なく、アクセス速度が改善される。

【００４３】

【発明の効果】以上説明したように、本発明は、アクセ
スされる対象に対応させてバンクレジスタを設け、走行
状態信号と選択信号とにより自動的に切換えるアドレス
変換方式を提供するものであり、割込み等による処理中
断時にバンクレジスタの内容を退避、再格納の必要がな
いから、アクセス速度を向上することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例の構成を示すブロック図であ
る。

【図３】実施例におけるメモリマップ説明図である。

【図４】レベルとプロセッサの走行レベルとの対応関係
を示す図である。

【図５】同一走行レベル内でバンクセレクトレジスタ値
により選択されるバンクレジスタの一例を示す図であ
る。

【図６】走行レベルとバンクセレクトレジスタ値とによ
り選択されるバンクレジスタ及びアクセス対象の一例を
示す図である。

【図７】従来例の構成図である。

【図８】従来のメモリマップ説明図である。

【符号の説明】

１ー１〜１ーｎ・・バンクレジスタ、２・・バンクセレクトレジスタ５・・デコーダDEC ６・・マルチプレクサMPX ７・・アドレス変換回路１０・・プロセッサCPU １１・・ディスプレイ部１２・・フロッピィ部１３・・ファイル部１４・・メモリ２０・・メモリ／ＩＯバス２１・・プロセッサデータバス２２・・プロセッサアドレスバス３０・・外部制御回路４０・・メモリ／ＩＯ

フロントページの続き (72)発明者桜井康智神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者小田原孝一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者野中巧神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者金谷英治神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】アドレスデータの全ビットを保持する保
持手段またはその一部を保持する保持手段のうちいずれ
か一方を、制御手段（１０）の外部に設けられた外部制
御手段（３０）に備え、該制御手段（１０）が所定のア
ドレス空間領域をアクセスする際、前記保持したアドレ
スデータをアドレス変換手段（７）により実アドレスデ
ータに変換してアクセス対象のためのバスに出力する処
理装置において、前記外部制御手段（３０）は、前記制御手段（１０）に
よりアクセスされる対象（１１〜１３等）に対応して設
けられた複数の保持手段（１ー０〜１ーｎ）と、前記制御手段（１０）で走行する処理プログラム（３
０）の走行レベル毎の走行状態信号（３１）と前記走行
レベル毎に、前記対象のうち同一走行レベルに存在する
対象のいずれかを選択するための選択信号（４１）とを
前記制御手段（１０）から取り込んでこれらの信号に基
づき、前記保持手段の出力を切換えて前記アドレス変換
手段（７）に出力する切換手段（６）とを備え、該処理
プログラムは自己に割り当てられた対象に対応する保持
手段にアドレスデータをセットし、該切換手段は該処理
プログラムの走行により出力される前記走行状態信号と
選択信号とに基づき、前記セットされた保持手段に切換
えてアドレスデータを出力することを特徴とするアドレ
ス変換方式。
【請求項２】前記外部制御手段（３０）は、走行レベ
ル毎に、前記対象のうち同一走行レベルに存在する対象
のいずれかを選択するための選択信号（４１）を前記制
御手段（１０）から取り込んで保持するととともに、該
選択信号（４１）を前記切換手段（６）に供給する選択
保持手段（２）を備えたことを特徴とする請求項１記載
のアドレス変換方式。
【請求項３】前記外部制御手段（３０）は、前記制御
手段（１０）から出力される走行レベル毎の走行状態信
号（３１）を解読するためのデコーダ（５）を備えたこ
とを特徴とする請求項１または請求項２記載のアドレス
変換方式。