JPH03147164A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03147164A JPH03147164A JP28628089A JP28628089A JPH03147164A JP H03147164 A JPH03147164 A JP H03147164A JP 28628089 A JP28628089 A JP 28628089A JP 28628089 A JP28628089 A JP 28628089A JP H03147164 A JPH03147164 A JP H03147164A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory switch
- information
- bus
- mask register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レジスタの特定ビットの変更を指示するデー
タ情報を入力することにより、レジスタの特定のビット
を容易に変更することができる情報処理装置に関する。
タ情報を入力することにより、レジスタの特定のビット
を容易に変更することができる情報処理装置に関する。
従来の情報処理装置の一例を第３図に示す。
一般に情報処理装置の中心となる中央処理装置（以下、
ＣＰＵという）ｌには、アドレス・バス２、データ・バ
ス３およびコマンド・バス４が接続されていて、情報処
理装置が有するメモリスイッチ６は、データ・バスに接
続されている。また、このメモリスイッチ６をアクセス
するための信号は、アドレス・バス２とコマンド・バス
４との信号をアドレス・デコーダ回路５によりデコード
して作られる。このような構成において、メモリスイッ
チ６をアクセスした場合、メモリスイッチ６の全ビット
を同時にアクセスするため、メモリスイッチ６の特定ビ
ットのみを変更することができない。メモリスイッチ６
の各ビットに対してモード切替え等の別々の意味を持た
せている場合、特定ビットのみを変更する必要が出てく
るが、これを行うときには、−度、メモリスイッチ６の
データを読み出したのちプログラムにより演算を行い、
特定ビットの情報を変更した上で、再度、同じメモリス
イッチに書き込むという処理を行っていた。
ＣＰＵという）ｌには、アドレス・バス２、データ・バ
ス３およびコマンド・バス４が接続されていて、情報処
理装置が有するメモリスイッチ６は、データ・バスに接
続されている。また、このメモリスイッチ６をアクセス
するための信号は、アドレス・バス２とコマンド・バス
４との信号をアドレス・デコーダ回路５によりデコード
して作られる。このような構成において、メモリスイッ
チ６をアクセスした場合、メモリスイッチ６の全ビット
を同時にアクセスするため、メモリスイッチ６の特定ビ
ットのみを変更することができない。メモリスイッチ６
の各ビットに対してモード切替え等の別々の意味を持た
せている場合、特定ビットのみを変更する必要が出てく
るが、これを行うときには、−度、メモリスイッチ６の
データを読み出したのちプログラムにより演算を行い、
特定ビットの情報を変更した上で、再度、同じメモリス
イッチに書き込むという処理を行っていた。
上述した従来の情報処理装置は、メモリスイッチの特定
ビットのみの変更を行う場合、−度メモリスイッチから
データを読み出してからそのデータを処理し、その後、
再度書き込むという一連の処理が必要となり、また、読
み出し回路を有しないメモリスイッチにおいては、この
処理を行うことができないという問題点があった。
ビットのみの変更を行う場合、−度メモリスイッチから
データを読み出してからそのデータを処理し、その後、
再度書き込むという一連の処理が必要となり、また、読
み出し回路を有しないメモリスイッチにおいては、この
処理を行うことができないという問題点があった。
本発明の目的は、以上の問題点を解決し、特定のビット
の変更内容を含んだデータ情報を書き込むだけで、−度
、データを読み出す必要もなく、特定のビットのみの変
更を行うことができる情報処理装置を提供することにあ
る。
の変更内容を含んだデータ情報を書き込むだけで、−度
、データを読み出す必要もなく、特定のビットのみの変
更を行うことができる情報処理装置を提供することにあ
る。
本発明の情報処理装置は、
（Ａ）アドレス情報とデータ情報とコマンド情報とを送
出する中央処理装置、 （Ｂ）前記中央処理装置に接続され前記アドレス情報を
伝送するアドレス・バス、 ＜Ｃ＞前記中央処理装置に接続され前記データ情報を伝
送するデータ・バス、 ＜Ｄ）前記中央処理装置に接続され前記コマンド情報を
伝送するコマンド・バス、 （Ｅ）第１のアクセス信号を受信して、それまでビット
単位で記憶していた第１のデータを出力し、且つ、新し
くビット単位で受信した第２のデータを記憶するメモリ
スイッチ、 （Ｆ）第２のアクセス信号を受信して、前記メモリスイ
ッチに記憶されるべきビットを指示するための第１のデ
ータ情報を前記データ・バスから受信して記憶し、且つ
、出力するマスクレジスタ。
出する中央処理装置、 （Ｂ）前記中央処理装置に接続され前記アドレス情報を
伝送するアドレス・バス、 ＜Ｃ＞前記中央処理装置に接続され前記データ情報を伝
送するデータ・バス、 ＜Ｄ）前記中央処理装置に接続され前記コマンド情報を
伝送するコマンド・バス、 （Ｅ）第１のアクセス信号を受信して、それまでビット
単位で記憶していた第１のデータを出力し、且つ、新し
くビット単位で受信した第２のデータを記憶するメモリ
スイッチ、 （Ｆ）第２のアクセス信号を受信して、前記メモリスイ
ッチに記憶されるべきビットを指示するための第１のデ
ータ情報を前記データ・バスから受信して記憶し、且つ
、出力するマスクレジスタ。
（Ｇ）前記アドレス・バスから受信したアドレス情報と
前記コマンド・バスから受信したコマンド情報とから、
前記メモリスイッチおよびマスクレジスタをアクセスし
起動させるための前記第１および第２のアクセス信号を
生成し、前記メモリスイッチおよびマスクレジスタに送
出するアドレス・デコーダ回路、 （Ｈ）前記データ・バスから第２のデータ情報を受信し
、前記メモリスイッチから第１のデータを受信し、前記
マスクレジスタから受信した前記第１のデータ情報にも
とづき、前記第２のデータ情報と前記第１のデータとの
いずれかを選択して第２のデータとして前記メモリスイ
ッチに送出するデータ選択回路、 を備えている。
前記コマンド・バスから受信したコマンド情報とから、
前記メモリスイッチおよびマスクレジスタをアクセスし
起動させるための前記第１および第２のアクセス信号を
生成し、前記メモリスイッチおよびマスクレジスタに送
出するアドレス・デコーダ回路、 （Ｈ）前記データ・バスから第２のデータ情報を受信し
、前記メモリスイッチから第１のデータを受信し、前記
マスクレジスタから受信した前記第１のデータ情報にも
とづき、前記第２のデータ情報と前記第１のデータとの
いずれかを選択して第２のデータとして前記メモリスイ
ッチに送出するデータ選択回路、 を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す情報処理装置は、アドレス情報とデータ情
報とコマンド情報とを送出するＣＰＵ１、ＣＰＵＩから
のアドレス情報をＣＰＵＩの外部へ伝えるアドレス・バ
ス２、ＣＰＵ １かラノデータ情報をＣＰＵ １の外部
へ伝えるデータ・バス３、ＣＰＵＩからのコマンド情報
をＣＰＵＩの外部へ伝えるコマンド・バス４、アドレス
・バス２とコマンド・バス４との情報からメモリスイッ
チ６とマスクレジスタ７とをアクセスするための信号を
作り出すアドレス・デコーダ回路５、メモリスイッチ６
のビットの内変更を行うビットがどれなのかを示す情報
を有し、アドレス・デコーダ回路５から出力されるアク
セス信号によりデータ・バス３のデータを書き込まれる
マスクレジスタ７、マスクレジスタ７の情報により、デ
ータバス３のデータかメモリスイッチ６の現在記憶され
ているデータかの一方のデータを選択し、メモリスイッ
チ６へ選択されたデータを送出するデータ選択回路８、
アドレス・デコーダ回路５がら出力されるアクセス信号
により、データ選択回路８により選択されたデータが書
き込まれるメモリスイッチ６から構成されている。
報とコマンド情報とを送出するＣＰＵ１、ＣＰＵＩから
のアドレス情報をＣＰＵＩの外部へ伝えるアドレス・バ
ス２、ＣＰＵ １かラノデータ情報をＣＰＵ １の外部
へ伝えるデータ・バス３、ＣＰＵＩからのコマンド情報
をＣＰＵＩの外部へ伝えるコマンド・バス４、アドレス
・バス２とコマンド・バス４との情報からメモリスイッ
チ６とマスクレジスタ７とをアクセスするための信号を
作り出すアドレス・デコーダ回路５、メモリスイッチ６
のビットの内変更を行うビットがどれなのかを示す情報
を有し、アドレス・デコーダ回路５から出力されるアク
セス信号によりデータ・バス３のデータを書き込まれる
マスクレジスタ７、マスクレジスタ７の情報により、デ
ータバス３のデータかメモリスイッチ６の現在記憶され
ているデータかの一方のデータを選択し、メモリスイッ
チ６へ選択されたデータを送出するデータ選択回路８、
アドレス・デコーダ回路５がら出力されるアクセス信号
により、データ選択回路８により選択されたデータが書
き込まれるメモリスイッチ６から構成されている。
次に、動作を説明する。
第１図において、ＣＰＵＩは、アドレス・バス２とデー
タ・バス３とコマンド・バス４とを介して、アドレス情
報とデータ情報とコマンド情報とを送出する。そして、
アドレス・デコーダ回路５は、アドレス・バス２からの
アドレス情報とコマンド・バス４からのコマンド情報と
から、メモリスイッチ６とマスクレジスタ７とをアクセ
スするためのアクセス信号を作り出す。また、マスクレ
ジスタ７は、アドレス・デコーダ回路５がら出力される
アクセス信号により、メモリスイッチ６のビットの内変
更すべきビットがどれなのかを示すデータ情報をデータ
・バス３から書き込まれる。
タ・バス３とコマンド・バス４とを介して、アドレス情
報とデータ情報とコマンド情報とを送出する。そして、
アドレス・デコーダ回路５は、アドレス・バス２からの
アドレス情報とコマンド・バス４からのコマンド情報と
から、メモリスイッチ６とマスクレジスタ７とをアクセ
スするためのアクセス信号を作り出す。また、マスクレ
ジスタ７は、アドレス・デコーダ回路５がら出力される
アクセス信号により、メモリスイッチ６のビットの内変
更すべきビットがどれなのかを示すデータ情報をデータ
・バス３から書き込まれる。
マスクレジスタ７に書き込まれたデータ情報は、データ
選択回路８に送出される。次に、データ選択回路８は、
マスクレジスタ７から受信したデータ情報により、デー
タ・バス３のデータかメモリスイッチ６に現在記憶され
ているデータのいずれか一方のデータを選択し、選択後
のデータをメモリスイッチ６へ送出する。そして、メモ
リスイッチ６には、アドレス・デコーダ回路５から出力
されるアクセス信号により、データ選択回路８で選択さ
れたデータが書き込まれる。
選択回路８に送出される。次に、データ選択回路８は、
マスクレジスタ７から受信したデータ情報により、デー
タ・バス３のデータかメモリスイッチ６に現在記憶され
ているデータのいずれか一方のデータを選択し、選択後
のデータをメモリスイッチ６へ送出する。そして、メモ
リスイッチ６には、アドレス・デコーダ回路５から出力
されるアクセス信号により、データ選択回路８で選択さ
れたデータが書き込まれる。
このようにして、メモリスイッチの特定ビットのみを変
更することが書き込み動作のみで可能となり、ソフトで
読み出した後に処理を行うことが不要となるため、プロ
グラムの簡略化および高速化が可能となる。また、レジ
スタに対しての読み出し用回路を省略することができる
。
更することが書き込み動作のみで可能となり、ソフトで
読み出した後に処理を行うことが不要となるため、プロ
グラムの簡略化および高速化が可能となる。また、レジ
スタに対しての読み出し用回路を省略することができる
。
第２図は第１図のデータ選択回路８の詳細な回路図であ
る。
る。
第２図において、マスクレジスタ７のデータ情報により
、データ・バス３のデータとメモリスイッチ６のデータ
とをセレクト回路９ａ〜９ｄがビット単位で選択し、メ
モリスイッチ６へ与える。このデータがアドレス・デコ
ーダ回路５から出力されるアクセス信号によりメモリス
イッチ６へ書き込まれる。
、データ・バス３のデータとメモリスイッチ６のデータ
とをセレクト回路９ａ〜９ｄがビット単位で選択し、メ
モリスイッチ６へ与える。このデータがアドレス・デコ
ーダ回路５から出力されるアクセス信号によりメモリス
イッチ６へ書き込まれる。
このように、特定ビットの変更内容を含んだデータを書
き込むだけで、−旦、読み出す必要もなく、特定のビッ
トのみを変更することができる。
き込むだけで、−旦、読み出す必要もなく、特定のビッ
トのみを変更することができる。
以上説明したように、本発明は、特定ビットの変更内容
を含んだデータを書き込むだけで、旦、読み出す必要も
なく、特定のビットのみを変更することができるという
効果を有する。
を含んだデータを書き込むだけで、旦、読み出す必要も
なく、特定のビットのみを変更することができるという
効果を有する。
第１図は本発明の一実施例のブロック図、第２図は第１
図のデータ選択回路の詳細な回路図、第３図は従来技術
におけるブロック図である。 ■・・・・・中央処理装置（ＣＰＵ）、２・・・・・・
アドレス バス、３・・・・・・データ・バス、４・・
・・・・コマンド・バス、５・・・・・・アドレス・デ
コーダ回路、６・・・・メモリスイッチ、７・・・・・
・マスク・レジスタ、８・・・・・データ選択回路、９
ａ〜９ｄ・・・・・・セレクト回路。
図のデータ選択回路の詳細な回路図、第３図は従来技術
におけるブロック図である。 ■・・・・・中央処理装置（ＣＰＵ）、２・・・・・・
アドレス バス、３・・・・・・データ・バス、４・・
・・・・コマンド・バス、５・・・・・・アドレス・デ
コーダ回路、６・・・・メモリスイッチ、７・・・・・
・マスク・レジスタ、８・・・・・データ選択回路、９
ａ〜９ｄ・・・・・・セレクト回路。
Claims (1)
- 【特許請求の範囲】 （Ａ）アドレス情報とデータ情報とコマンド情報とを送
出する中央処理装置、 （Ｂ）前記中央処理装置に接続され前記アドレス情報を
伝送するアドレス・バス、 （Ｃ）前記中央処理装置に接続され前記データ情報を伝
送するデータ・バス、 （Ｄ）前記中央処理装置に接続され前記コマンド情報を
伝送するコマンド・バス、 （Ｅ）第１のアクセス信号を受信して、それまでビット
単位で記憶していた第１のデータを出力し、且つ、新し
くビット単位で受信した第２のデータを記憶するメモリ
スイッチ、 （Ｆ）第２のアクセス信号を受信して、前記メモリスイ
ッチに記憶されるべきビットを指示するための第１のデ
ータ情報を前記データ・バスから受信して記憶し、且つ
、出力するマスクレジスタ、 （Ｇ）前記アドレス・バスから受信したアドレス情報と
前記コマンド・バスから受信したコマンド情報とから、
前記メモリスイッチおよびマスクレジスタをアクセスし
起動させるための前記第１および第２のアクセス信号を
生成し、前記メモリスイッチおよびマスクレジスタに送
出するアドレス・デコーダ回路、 （Ｈ）前記データ・バスから第２のデータ情報を受信し
、前記メモリスイッチから第１のデータを受信し、前記
マスクレジスタから受信した前記第１のデータ情報にも
とづき、前記第２のデータ情報と前記第１のデータとの
いずれかを選択して第２のデータとして前記メモリスイ
ッチに送出するデータ選択回路、 を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628089A JPH03147164A (ja) | 1989-11-02 | 1989-11-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628089A JPH03147164A (ja) | 1989-11-02 | 1989-11-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147164A true JPH03147164A (ja) | 1991-06-24 |
Family
ID=17702323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28628089A Pending JPH03147164A (ja) | 1989-11-02 | 1989-11-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147164A (ja) |
-
1989
- 1989-11-02 JP JP28628089A patent/JPH03147164A/ja active Pending
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