JPH0963289A - 読み出し専用ｉｃメモリの制御回路 - Google Patents
読み出し専用ｉｃメモリの制御回路Info
- Publication number
- JPH0963289A JPH0963289A JP21175795A JP21175795A JPH0963289A JP H0963289 A JPH0963289 A JP H0963289A JP 21175795 A JP21175795 A JP 21175795A JP 21175795 A JP21175795 A JP 21175795A JP H0963289 A JPH0963289 A JP H0963289A
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- JP
- Japan
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- read
- data
- memory
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- circuit
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Abstract
(57)【要約】
【課題】 読み出し専用ＩＣメモリのアクセス時間より
速い速度で読み出しを行うことができ、また、外部装置
の動作速度より速い読み出し専用ＩＣメモリを使用する
ことができる読み出し専用ＩＣメモリのデータ制御回路
を提供する。 【解決手段】 読み出し専用ＩＣメモリと、読み出し専
用ＩＣメモリのチップ選択をするためのデコード回路を
有する回路において、読み出し専用ＩＣメモリのチップ
イネーブル端子をアクティブレベルに固定して動作状態
にすると共に、読み出し専用ＩＣメモリのデータライン
毎に出力バッファ回路を設け、データ出力を出力バッフ
ァ回路により制御する。
速い速度で読み出しを行うことができ、また、外部装置
の動作速度より速い読み出し専用ＩＣメモリを使用する
ことができる読み出し専用ＩＣメモリのデータ制御回路
を提供する。 【解決手段】 読み出し専用ＩＣメモリと、読み出し専
用ＩＣメモリのチップ選択をするためのデコード回路を
有する回路において、読み出し専用ＩＣメモリのチップ
イネーブル端子をアクティブレベルに固定して動作状態
にすると共に、読み出し専用ＩＣメモリのデータライン
毎に出力バッファ回路を設け、データ出力を出力バッフ
ァ回路により制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し専用ＩＣ
メモリと、読み出し専用ＩＣメモリのチップ選択をする
ためのデコード回路を有するデータ制御回路に関する。
メモリと、読み出し専用ＩＣメモリのチップ選択をする
ためのデコード回路を有するデータ制御回路に関する。
【０００２】
【従来の技術】従来、読み出し専用ＩＣメモリに対し、
データの読み出しを行う場合、読み出し専用ＩＣメモリ
のチップイネーブル端子にローレベルを入力し、読み出
し専用ＩＣメモリをアクティブ状態にしてから、読み出
しのための信号を入力する。このとき、複数の読み出し
専用ＩＣメモリの動作を切り換えるには、図２にブロッ
ク図を示すように、第１〜４の４個の読み出し専用ＩＣ
メモリ１０〜１３のそれぞれのチップイネーブル（−Ｃ
Ｅ）信号とアドレス信号Ａ１５、Ａ１６を用いて、これ
らの信号をデコード回路２０に入力し、第１〜４の読み
出し専用ＩＣメモリのうち、動作させたい第１〜４の読
み出し専用ＩＣメモリ１０〜１３のチップイネーブル
（−ＣＥ）端子のみにローレベルを入力し、第１〜４の
読み出し専用ＩＣメモリ１０〜１３を切り換えて読み出
しを行うことが知られている。このときの動作モードを
表１に示す。
データの読み出しを行う場合、読み出し専用ＩＣメモリ
のチップイネーブル端子にローレベルを入力し、読み出
し専用ＩＣメモリをアクティブ状態にしてから、読み出
しのための信号を入力する。このとき、複数の読み出し
専用ＩＣメモリの動作を切り換えるには、図２にブロッ
ク図を示すように、第１〜４の４個の読み出し専用ＩＣ
メモリ１０〜１３のそれぞれのチップイネーブル（−Ｃ
Ｅ）信号とアドレス信号Ａ１５、Ａ１６を用いて、これ
らの信号をデコード回路２０に入力し、第１〜４の読み
出し専用ＩＣメモリのうち、動作させたい第１〜４の読
み出し専用ＩＣメモリ１０〜１３のチップイネーブル
（−ＣＥ）端子のみにローレベルを入力し、第１〜４の
読み出し専用ＩＣメモリ１０〜１３を切り換えて読み出
しを行うことが知られている。このときの動作モードを
表１に示す。
【０００３】
【表１】 表１に示すように、アドレス０００００Ｈ〜０７ＦＦＦ
Ｈ番地を読み出しているときは、デコード回路２０に入
力されるＡ１５、Ａ１６信号はいずれもローレベルであ
るから、デコード回路２０からの出力は−Ｙ０のみロー
レベルが出力され、読み出し専用ＩＣメモリ１０を読み
出すことができる。１４はデータラインであり、１５は
アドレスラインである。同様に、１ＦＦＦＦＨ番地まで
アドレスを変化させていくと、Ａ１５、Ａ１６の状態に
よって、−Ｙ０〜−Ｙ３のいずれか１つのみに、ローレ
ベルが出力されていくので、第１〜４の読み出し専用Ｉ
Ｃメモリ１０〜１３のいずれかによりデータを読み出す
ことができる。
Ｈ番地を読み出しているときは、デコード回路２０に入
力されるＡ１５、Ａ１６信号はいずれもローレベルであ
るから、デコード回路２０からの出力は−Ｙ０のみロー
レベルが出力され、読み出し専用ＩＣメモリ１０を読み
出すことができる。１４はデータラインであり、１５は
アドレスラインである。同様に、１ＦＦＦＦＨ番地まで
アドレスを変化させていくと、Ａ１５、Ａ１６の状態に
よって、−Ｙ０〜−Ｙ３のいずれか１つのみに、ローレ
ベルが出力されていくので、第１〜４の読み出し専用Ｉ
Ｃメモリ１０〜１３のいずれかによりデータを読み出す
ことができる。
【０００４】ところが、上記従来の方法では、外部装置
の動作速度が読み出し専用ＩＣメモリのアクセス時間よ
り速い場合、データの読み出しができないし、また、複
数個の読み出し専用ＩＣメモリをデコーダ回路により切
り換えて使用する場合、デコード回路の遅れ時間も動作
速度に影響するため、外部装置の動作速度より速い読み
出し専用ＩＣメモリを使用しても動作しないため、正常
に読み出すことができないという問題点ががあった。
の動作速度が読み出し専用ＩＣメモリのアクセス時間よ
り速い場合、データの読み出しができないし、また、複
数個の読み出し専用ＩＣメモリをデコーダ回路により切
り換えて使用する場合、デコード回路の遅れ時間も動作
速度に影響するため、外部装置の動作速度より速い読み
出し専用ＩＣメモリを使用しても動作しないため、正常
に読み出すことができないという問題点ががあった。
【０００５】
【発明が解決しようとする課題】本発明は、読み出し専
用ＩＣメモリのアクセス時間より速い速度で読み出しを
行うことができ、また、外部装置の動作速度より速い読
み出し専用ＩＣメモリを使用することができる読み出し
専用ＩＣメモリのデータ制御回路を提供することを目的
とする。
用ＩＣメモリのアクセス時間より速い速度で読み出しを
行うことができ、また、外部装置の動作速度より速い読
み出し専用ＩＣメモリを使用することができる読み出し
専用ＩＣメモリのデータ制御回路を提供することを目的
とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、読み出し専用ＩＣメモリと、読み
出し専用ＩＣメモリのチップ選択をするためのデコード
回路を有する回路において、読み出し専用ＩＣメモリの
チップイネーブル端子をアクティブレベルに固定して動
作状態にすると共に、読み出し専用ＩＣメモリのデータ
ライン毎に出力バッファ回路を設け、データ出力を出力
バッファ回路により制御することを特徴とする。
るために、本発明は、読み出し専用ＩＣメモリと、読み
出し専用ＩＣメモリのチップ選択をするためのデコード
回路を有する回路において、読み出し専用ＩＣメモリの
チップイネーブル端子をアクティブレベルに固定して動
作状態にすると共に、読み出し専用ＩＣメモリのデータ
ライン毎に出力バッファ回路を設け、データ出力を出力
バッファ回路により制御することを特徴とする。
【０００７】
【発明の実施の形態】以下、図面に基づき本発明の実施
例を詳細に説明する。図１は本発明の一実施例による読
み出し専用ＩＣメモリの制御回路を示すブロック図であ
る。
例を詳細に説明する。図１は本発明の一実施例による読
み出し専用ＩＣメモリの制御回路を示すブロック図であ
る。
【０００８】図１において、第１〜４の読み出し専用Ｉ
Ｃメモリ１０〜１３のデータライン１４には、データの
出力を制御する第１〜４の出力バッファ３０〜３３を設
けてある。それぞれの読み出し専用ＩＣメモリ１０〜１
３のチップイネーブル（−ＣＥ）端子は、接地端子に接
続してローレベルとしてある。これにより、第１〜４の
読み出し専用ＩＣメモリ１０〜１３は全て読み出し状態
となっており、出力されたデータはそれぞれの第１〜４
の出力バッファ回路３０〜３３に入力される。第１〜４
の出力バッファ回路３０〜３３は、動作制御端子−Ｇに
ローレベルを入力すると動作状態となり、第１〜４のそ
れぞれの読み出し専用ＩＣメモリ１０〜１３からデータ
が出力される。デコード回路２０からの制御信号−ＹＯ
〜−Ｙ３を第１〜４の出力バッファ回路３０〜３３のそ
れぞれの−Ｇ端子に入力する。このときの動作モードを
表２に示す。
Ｃメモリ１０〜１３のデータライン１４には、データの
出力を制御する第１〜４の出力バッファ３０〜３３を設
けてある。それぞれの読み出し専用ＩＣメモリ１０〜１
３のチップイネーブル（−ＣＥ）端子は、接地端子に接
続してローレベルとしてある。これにより、第１〜４の
読み出し専用ＩＣメモリ１０〜１３は全て読み出し状態
となっており、出力されたデータはそれぞれの第１〜４
の出力バッファ回路３０〜３３に入力される。第１〜４
の出力バッファ回路３０〜３３は、動作制御端子−Ｇに
ローレベルを入力すると動作状態となり、第１〜４のそ
れぞれの読み出し専用ＩＣメモリ１０〜１３からデータ
が出力される。デコード回路２０からの制御信号−ＹＯ
〜−Ｙ３を第１〜４の出力バッファ回路３０〜３３のそ
れぞれの−Ｇ端子に入力する。このときの動作モードを
表２に示す。
【０００９】
【表２】 表２に示すように、アドレス０００００Ｈ〜０７ＦＦＦ
Ｈ番地を読み出しているときは、デコード回路２０に入
力されるＡ１５、Ａ１６信号はいずれもローレベルであ
るから、デコード回路２０からの出力は−Ｙ０のみロー
レベルが出力され、第１のバッファ回路３０のみが動作
し、読み出し専用ＩＣメモリ１０のデータが出力され
る。同様に、１ＦＦＦＦＨ番地までアドレスを変化させ
ていくと、Ａ１５、Ａ１６の状態によって、−Ｙ０〜−
Ｙ３のいずれか１つのみにローレベルが出力されていく
ので、第１〜４の出力バッファ回路３０〜３３のいずれ
か１つのみを動作させて、第１〜４の読み出し専用ＩＣ
メモリ１０〜３３からデータを読み出すことができる。
Ｈ番地を読み出しているときは、デコード回路２０に入
力されるＡ１５、Ａ１６信号はいずれもローレベルであ
るから、デコード回路２０からの出力は−Ｙ０のみロー
レベルが出力され、第１のバッファ回路３０のみが動作
し、読み出し専用ＩＣメモリ１０のデータが出力され
る。同様に、１ＦＦＦＦＨ番地までアドレスを変化させ
ていくと、Ａ１５、Ａ１６の状態によって、−Ｙ０〜−
Ｙ３のいずれか１つのみにローレベルが出力されていく
ので、第１〜４の出力バッファ回路３０〜３３のいずれ
か１つのみを動作させて、第１〜４の読み出し専用ＩＣ
メモリ１０〜３３からデータを読み出すことができる。
【００１０】このとき、第１〜４の読み出し専用ＩＣメ
モリ１０〜１３は常に動作状態となっているので、通常
のアクセス時間よりも速い速度で読み出しを行うことが
でき、また、外部装置の動作速度より速い読み出し専用
ＩＣメモリ１０〜１３を使用しても動作差せることがで
きるのである。
モリ１０〜１３は常に動作状態となっているので、通常
のアクセス時間よりも速い速度で読み出しを行うことが
でき、また、外部装置の動作速度より速い読み出し専用
ＩＣメモリ１０〜１３を使用しても動作差せることがで
きるのである。
【００１１】
【発明の効果】本発明によれば、読み出し専用ＩＣメモ
リのアクセス時間より速い速度で読み出しを行うことが
でき、また、外部装置の動作速度より速い読み出し専用
ＩＣメモリを使用することができる。
リのアクセス時間より速い速度で読み出しを行うことが
でき、また、外部装置の動作速度より速い読み出し専用
ＩＣメモリを使用することができる。
【図１】本発明の一実施例による読み出し専用ＩＣメモ
リの制御回路を示すブロック図
リの制御回路を示すブロック図
【図２】従来の読み出し専用ＩＣメモリの制御回路を示
すブロック図
すブロック図
１０ 第１の読み出し専用ＩＣメモリ １１ 第２の読み出し専用ＩＣメモリ １２ 第３の読み出し専用ＩＣメモリ １３ 第４の読み出し専用ＩＣメモリ １４ データライン １５ アドレスライン ２０ デコード回路 ３０ 第１の出力バッファ回路 ３１ 第２の出力バッファ回路 ３２ 第３の出力バッファ回路 ３３ 第４の出力バッファ回路
Claims (1)
- 【請求項１】 読み出し専用ＩＣメモリと、読み出し専
用ＩＣメモリのチップ選択をするためのデコード回路を
有する回路において、読み出し専用ＩＣメモリのチップ
イネーブル端子をアクティブレベルに固定して動作状態
にすると共に、読み出し専用ＩＣメモリのデータライン
毎に出力バッファ回路を設け、データ出力を出力バッフ
ァ回路により制御することを特徴とする読み出し専用Ｉ
Ｃメモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21175795A JPH0963289A (ja) | 1995-08-21 | 1995-08-21 | 読み出し専用ｉｃメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21175795A JPH0963289A (ja) | 1995-08-21 | 1995-08-21 | 読み出し専用ｉｃメモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0963289A true JPH0963289A (ja) | 1997-03-07 |
Family
ID=16611082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21175795A Pending JPH0963289A (ja) | 1995-08-21 | 1995-08-21 | 読み出し専用ｉｃメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0963289A (ja) |
-
1995
- 1995-08-21 JP JP21175795A patent/JPH0963289A/ja active Pending
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