JPH10240679A - データバス切替回路 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサの有する性能を十分に活
用できるようにする。 【解決手段】 複数のマイクロプロセッサ21,22 から選
択された１つのマイクロプロセッサの有するデータバス
幅と同一のデータバス幅を有するだけのメモリ31,32 を
入力信号に基づきイネーブルにするイネーブル手段1
と、イネーブルにされたメモリ31,32 と選択されたマイ
クロプロセッサ21,22 とを接続するよう入力信号に基づ
きデータバス40間の接続を切り替える切替手段2 と、を
備えた構成にしてある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサと
メモリとの間を接続するデータバスを選択するデータバ
ス選択回路に関する。

【０００２】

【従来の技術】従来、異なるデータバス幅を有する複数
のマイクロプロセッサが、同一のメモリを共有して使用
する場合、大きいデータバス幅を有するマイクロプロセ
ッサは、バスサイジング機能等を使用して、データバス
幅を小さいものに合わせるようにしていた。

【０００３】

【発明が解決しようとする課題】上記した従来の方法で
は、大きいデータバス幅を有するマイクロプロセッサ
は、データバス幅を小さいものに合わせるために、その
データバス幅に応じた使用をすることができず、例え
ば、１回ですむメモリへのアクセスを複数回に分割した
りしなければならなくなって、マイクロプロセッサの有
する性能を十分に活用することができなかった。

【０００４】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、マイクロプロセッサの
有する性能を十分に活用することができるデータバス切
替回路を提供することにある。

【０００５】

【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、複数のマイクロプロセ
ッサから選択された１つのマイクロプロセッサの有する
データバス幅と同一のデータバス幅を有するだけのメモ
リを入力信号に基づきイネーブルにするイネーブル手段
と、イネーブルにされたメモリと選択されたマイクロプ
ロセッサとを接続するよう入力信号に基づきデータバス
間の接続を切り替える切替手段と、を備えた構成にして
ある。

【０００６】請求項２記載の発明は、請求項１記載の発
明において、前記入力信号は、前記入力信号は、複数種
である構成にしてある。

【０００７】請求項３記載の発明は、請求項１記載の発
明において、前記入力信号は、前記イネーブル手段及び
前記切替手段の動作を制御するために複数の前記マイク
ロプロセッサの少なくとも一方が出力した制御信号から
なる構成にしてある。

【０００８】請求項４記載の発明は、請求項３記載の発
明において、前記制御信号は、複数の前記マイクロプロ
セッサ間のハンドシェイク信号からなる構成にしてあ
る。

【０００９】

【発明の実施の形態】本発明の第１実施形態を図１に基
づいて以下に説明する。このデータバス切替回路10は、
１６ビットのデータバス幅を有した第１マイクロプロセ
ッサ21及び８ビットのデータバス幅を有した第２のマイ
クロプロセッサ22が、８ビットのデータバス幅をそれぞ
れ有した第１及び第２のメモリ31,32 にそれぞれアクセ
スするために、第１及び第２のマイクロプロセッサ21,2
2 と第１及び第２のメモリ31,32 との間のデータバス40
を切り替えるものであって、内部に設けられたデコード
1aにより、後述する入力信号に基づき第１又は第２のメ
モリ31,32 の少なくとも一方をイネーブルにするイネー
ブル手段1 が形成されるとともに、内部に設けられた論
理回路2aにより、入力信号に基づきデータバス40間の接
続を切り替える切替手段2 が形成されている。

【００１０】本データバス切替回路10は、イネーブル手
段1 及び切替手段2 の動作を制御するために第１又は第
２のマイクロプロセッサ21,22 のいずれかが出力した制
御信号である入力信号のセレクト信号ＳＥＬが「Ｈ」の
場合、第１マイクロプロセッサ21が、そのデータバス幅
である１６ビット分のメモリ、つまり第１及び第２のメ
モリ31,32 にアクセスする。そのために、イネーブル手
段1 は、制御バスを通じて入力されるアドレスＡ₀ が
「Ｈ」「Ｌ」のいずれのときも、上位用及び下位用チッ
プセレクト信号ＣＳにより、第１のマイクロプロセッサ
21の有するデータバス幅と同一のデータバス幅を有する
だけのメモリ、つまり第１及び第２のメモリ31,32 をイ
ネーブルにする。なお、これらの第１及び第２のメモリ
31,32 の内、第１のメモリ31が上位８ビットのメモリと
なり、第２のメモリ32が下位８ビットのメモリとなる。

【００１１】また、入力信号であるセレクト信号ＳＥＬ
が「Ｌ」の場合、第２のマイクロプロセッサ22が、その
データバス幅である８ビット分のメモリ、つまり第１又
は第２のメモリ31,32 のいずれかにアクセスする。その
ために、イネーブル手段1 は、アドレスＡ₀ が「Ｈ」の
ときは、上位用チップセレクト信号ＣＳにより、第２の
マイクロプロセッサ22の有するデータバス幅と同一のデ
ータバス幅を有するだけのメモリ、つまり第１のメモリ
31をイネーブルにし、アドレスＡ₀ が「Ｌ」のときは下
位用チップセレクト信号ＣＳにより、第２のマイクロプ
ロセッサ22の有するデータバス幅と同一のデータバス幅
を有するだけのメモリ、つまり第２のメモリ32をイネー
ブルにする。

【００１２】一方、切替手段2 は、第１マイクロプロセ
ッサ21が第１及び第２のメモリ31,32 にアクセスする場
合は、第１マイクロプロセッサ21の第０ビットＤ₀ 乃至
第７ビットＤ₇ が第２のメモリ32の第０ビットＤ₀ 乃至
第７ビットＤ₇ に直接接続されたデータバス40によりに
アクセスするとともに、第１マイクロプロセッサ21のの
第８ビットＤ₈ 乃至第１５ビットＤ₁₅が第１のメモリ31
の第０ビットＤ₀ 乃至第７ビットＤ₇ に直接接続された
データバス40によりにアクセスするのであるから、前述
した制御信号に基づいて、第１マイクロプロセッサ21と
第１及び第２のメモリ31,32 とを接続するようデータバ
ス40間の接続を切り替える、つまり第１マイクロプロセ
ッサ21と第１及び第２のメモリ31,32 との接続に関わら
ない他のデータバス40の出力をハイインピーダンスにす
る。なお、この場合、第２のマイクロプロセッサ22も、
その第２のマイクロプロセッサ22に接続されたデータバ
ス40及びアドレスバス50への出力をハイインピーダンス
にする。

【００１３】また、切替手段2 は、第２マイクロプロセ
ッサ22が第１のメモリ31にアクセスするときは、前述し
た制御信号に基づいて、第２マイクロプロセッサ22の第
０ビットＤ₀ 乃至第７ビットＤ₇ と第１のメモリ31の第
０ビットＤ₀ 乃至第７ビットＤ₇ とを接続するようデー
タバス40間の接続を切り替える、つまり切替手段2 を介
して第２マイクロプロセッサ22と第１のメモリ31とを接
続するとともに、この第２マイクロプロセッサ22と第１
のメモリ31との接続に関わらない他のデータバス40の出
力をハイインピーダンスにする。なお、このとき、第１
のマイクロプロセッサ21も、その第１のマイクロプロセ
ッサ21に接続されたデータバス40及びアドレスバス50へ
の出力をハイインピーダンスにする。

【００１４】また、切替手段2 は、第２マイクロプロセ
ッサ22が第２のメモリ32にアクセスするときは、第２マ
イクロプロセッサ22の第０ビットＤ₀ 乃至第７ビットＤ
₇ が第２のメモリ32の第０ビットＤ₀ 乃至第７ビットＤ
₇ に直接接続されたデータバス40によりアクセスするの
であるから、前述した制御信号に基づいて、第２マイク
ロプロセッサ22と第２のメモリ32とを接続するようデー
タバス40間の接続を切り替える、つまり第２マイクロプ
ロセッサ22と第２のメモリ32との接続に関わらないデー
タバス40の出力をハイインピーダンスにする。なお、こ
のとき、第１のマイクロプロセッサ21も、その第１のマ
イクロプロセッサ21に接続されたデータバス40及びアド
レスバス50への出力をハイインピーダンスにする。

【００１５】次に、第１のマイクロプロセッサ21が第１
及び第２のメモリ31,32 にアクセスする際のデータの伝
送される方向及び第２のマイクロプロセッサ22が第１又
は第２のメモリ31,32 のいずれかにアクセス際のデータ
の伝送される方向について説明する。制御バスにより伝
送される読出信号ＲＤが「０」のときは、第１及び第２
のメモリ31,32 から第１のマイクロプロセッサ21へとデ
ータが伝送され、又は第１又は第２のメモリ31,32 のい
ずれかから第２のマイクロプロセッサ22へとデータが伝
送される。また、読出信号ＲＤが「１」のときは、第１
及び第２のメモリへと第１のマイクロプロセッサからデ
ータが伝送され、又は第１又は第２のメモリ31,32 のい
ずれかへと第２のマイクロプロセッサ22からデータが伝
送される。

【００１６】かかるデータバス選択回路10にあっては、
第１又は第２のマイクロプロセッサ21,22 から選択され
た１つのマイクロプロセッサがメモリにアクセスする際
に、そのメモリは、アクセスするマイクロプロセッサの
データバス幅を有するだけ、イネーブル手段1 によりイ
ネーブルにされている。従って、マイクロプロセッサ
は、そのデータバス幅によらずに、切替手段によりデー
タバス間の接続が切り替えられてメモリに接続される。
よって、従来の方法のように、大きいデータバス幅を有
するマイクロプロセッサが、データバス幅を小さいもの
に合わせるようなことをしなくてもよくなり、マイクロ
プロセッサの有する性能を十分に活用することができ
る。

【００１７】また、入力信号は、選択された１つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、このデータバス切替回路
10に入力信号を入力するためのスイッチ操作等をしなく
てもよくなる。

【００１８】次に、本発明の第２実施形態を以下に説明
する。なお、第１実施形態と異なるところのみ記す。第
１実施形態では、制御信号は、セレクト信号ＳＥＬが使
用されていたのに対し、本実施形態では、第１及び第２
のマイクロプロセッサ21,22間のハンドシェイク信号か
らなる。

【００１９】かかるデータバス選択回路10にあっては、
第１実施形態の効果に加えて、制御信号は、第１又は第
２のマイクロプロセッサ21,22 のいずれがメモリにアク
セスするかを決定するハンドシェイク信号そのものであ
るから、ハンドシェイク信号に基づいて、制御信号を別
に形成しなくてもよくなる。

【００２０】次に、本発明の第３実施形態を図２に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、第１
及第２のマイクロプロセッサ21,22 が、８ビットのデー
タバス幅をそれぞれ有した第１及び第２のメモリ31,32
にそれぞれアクセスするのに対し、本実施形態では、１
６ビットのデータバス幅を有した第３のメモリ33にそれ
ぞれアクセスする構成となっている。

【００２１】本データバス切替回路10は、入力信号であ
るセレクト信号ＳＥＬが「Ｈ」の場合、第１マイクロプ
ロセッサ21が、そのデータバス幅である１６ビット分の
メモリ、つまり第３のメモリ33にアクセスする。そのた
めに、イネーブル手段1 は、制御バスを通じて入力され
るアドレスＡ₀ が「Ｈ」「Ｌ」のいずれのときも、チッ
プセレクト信号ＣＳにより、第１のマイクロプロセッサ
21の有するデータバス幅と同一のデータバス幅を有する
だけのメモリ、つまり第３のメモリ33をイネーブルにす
る。

【００２２】また、入力信号であるセレクト信号ＳＥＬ
が「Ｌ」の場合、第２のマイクロプロセッサ22が、その
データバス幅である８ビット分のメモリ、つまり第３の
メモリ33の上位又は下位のいずれか一方にアクセスす
る。そのために、イネーブル手段1 は、アドレスＡ₀ が
「Ｈ」「Ｌ」のいずれのときも、チップセレクト信号Ｃ
Ｓにより、第２のマイクロプロセッサ22の有するデータ
バス幅と同一のデータバス幅を少なくとも有するだけの
メモリ、つまり第３のメモリ33をイネーブルにする。

【００２３】また、切替手段2 は、第１マイクロプロセ
ッサ21が第３のメモリ33にアクセスする場合は、第１マ
イクロプロセッサ21の第０ビットＤ₀ 乃至第７ビットＤ
₇ が第３のメモリ33の第０ビットＤ₀ 乃至第７ビットＤ
₇ に直接接続されたデータバス40によりアクセスすると
ともに、第１マイクロプロセッサ21の第８ビットＤ₈乃
至第１５ビットＤ₁₅が第３のメモリ33の第８ビットＤ₇
乃至第１５ビットＤ₁₅に直接接続されたデータバス40に
よりにアクセスするのであるから、前述した制御信号に
基づき、第１マイクロプロセッサ21と第３のメモリ33と
を接続するようデータバス40間の接続を切り替える、つ
まり第１マイクロプロセッサ21と第３のメモリ33との接
続に関わらない他のデータバス40の出力をハイインピー
ダンスにする。なお、この場合、第２のマイクロプロセ
ッサ22も、その第２のマイクロプロセッサ22に接続され
たデータバス40及びアドレスバス50への出力をハイイン
ピーダンスにする。

【００２４】また、切替手段2 は、第２マイクロプロセ
ッサ22が第３のメモリ33にアクセスする場合は、前述し
た制御信号に基づいて、第２マイクロプロセッサ22の第
０ビットＤ₀ 乃至第７ビットＤ₇ と第１のメモリ31の第
０ビットＤ₀ 乃至第７ビットＤ₇ とを接続するよう、又
は第２マイクロプロセッサ22の第０ビットＤ₀ 乃至第７
ビットＤ₇ と第３のメモリ33の第８ビットＤ₈ 乃至第１
５ビットＤ₁₅とを接続するよう、データバス40間の接続
を切り替える、つまり切替手段2 を介して第２マイクロ
プロセッサ22と第３のメモリ33の上位又は下位のいずれ
か一方とを接続するとともに、この第２マイクロプロセ
ッサ22と第３のメモリ33の上位又は下位のいずれか一方
との接続に関わらない他のデータバス40の出力をハイイ
ンピーダンスにする。なお、このとき、第１のマイクロ
プロセッサ21も、その第１のマイクロプロセッサ21に接
続されたデータバス40及びアドレスバス50への出力をハ
イインピーダンスにする。

【００２５】かかるデータバス選択回路10にあっては、
第１実施形態と同様の効果を奏することができる。

【００２６】次に、本発明の第４実施形態を図３に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、１６
ビットのデータバス幅を有した第１マイクロプロセッサ
21及び８ビットのデータバス幅を有した第２のマイクロ
プロセッサ22が、８ビットのデータバス幅をそれぞれ有
した第１及び第２のメモリ31,32 にそれぞれアクセスす
るのに対し、本実施形態では、第１及び第２のマイクロ
プロセッサ21,22 に加えて８ビットのデータバス幅を有
した第３のマイクロプロセッサ23が、８ビットのデータ
バス幅をそれぞれ有した第１、第２、第４及び第５のメ
モリ31,32,34,35 にそれぞれアクセスする構成となって
いる。

【００２７】本データバス切替回路10は、入力信号であ
るセレクト信号ＳＥＬが「ＨＨ」の場合、第３マイクロ
プロセッサ23が、そのデータバス幅である３２ビット分
のメモリ、つまり第１、第２、第４及び第５のメモリ3
1,32,34,35 にそれぞれアクセスする。そのために、イ
ネーブル手段1 は、制御バスを通じて入力されるアドレ
スＡ₀ 及びアドレスＡ₁ のそれぞれが「Ｈ」「Ｌ」のい
ずれのときも、上位用、中上位用、中下位用及び下位用
チップセレクト信号ＣＳにより、第１のマイクロプロセ
ッサ21の有するデータバス幅と同一のデータバス幅を有
するだけのメモリ、つまり第１、第２、第４及び第５の
メモリ31,32,34,35 をそれぞれイネーブルにする。

【００２８】また、入力信号であるセレクト信号ＳＥＬ
が「ＨＬ」の場合、第１のマイクロプロセッサ21が、そ
のデータバス幅である１６ビット分のメモリ、つまり第
１及び第２のメモリ31,32 又は第４及び第５のメモリ3
4,35 にアクセスする。そのために、イネーブル手段1
は、アドレスＡ₀ が「Ｌ」のときは、中下位及び下位用
チップセレクト信号ＣＳにより、第１のマイクロプロセ
ッサ21の有するデータバス幅と同一のデータバス幅を有
するだけのメモリ、つまり第１及び第２のメモリ31,32
をイネーブルにする。また、イネーブル手段1 は、アド
レスＡ₀ が「Ｈ」のときは、中上位及び上位用チップセ
レクト信号ＣＳにより、第１のマイクロプロセッサ21の
有するデータバス幅と同一のデータバス幅を有するだけ
のメモリ、つまり第４及び第５のメモリ34,35 をイネー
ブルにする。

【００２９】また、入力信号であるセレクト信号ＳＥＬ
が「ＬＬ」又は「ＬＨ」の場合、第２のマイクロプロセ
ッサ22が、そのデータバス幅である８ビット分のメモ
リ、つまり第１、第２、第４又は第５のメモリ31,32,3
4,35 のいずれかにアクセスする。そのために、イネー
ブル手段1 は、アドレスＡ₀ 及びアドレスＡ₁ による組
み合わせに応じて、上位用、中上位用、中下位用又は下
位用チップセレクト信号ＣＳにより、第１のマイクロプ
ロセッサ21の有するデータバス幅と同一のデータバス幅
を有するだけのメモリ、つまり第１、第２、第４又は第
５のメモリ31,32 ,34,35のいずれかをイネーブルにす
る。

【００３０】次に、切替手段2 の動作について説明す
る。第３マイクロプロセッサ23が第１、第２、第４及び
第５のメモリ31,32,34,35 にアクセスする場合は、第３
マイクロプロセッサ23の第０ビットＤ₀ 乃至第７ビット
Ｄ₇ が第２のメモリ32の第０ビットＤ₀ 乃至第７ビット
Ｄ₇ に直接接続されたデータバス40によりアクセスし、
同様に第８ビットＤ₈ 乃至第１５ビットＤ₁₅が第１のメ
モリ31の第０ビットＤ₀乃至第７ビットＤ₇ に直接接続
されたデータバス40によりアクセスし、同様に第１６ビ
ットＤ₈ 乃至第２３ビットＤ₁₅が第５のメモリ35の第０
ビットＤ₀ 乃至第７ビットＤ₇ に直接接続されたデータ
バス40によりアクセスするとともに、同様に第２４ビッ
トＤ₈ 乃至第３１ビットＤ₁₅が第４のメモリ34の第０ビ
ットＤ₀ 乃至第７ビットＤ₇ に直接接続されたデータバ
ス40によりアクセスする。

【００３１】従って、切替手段2 は、前述した制御信号
に基づいて、第３マイクロプロセッサ23と第１、第２、
第４及び第５のメモリ31,32,34,35 とを接続するようデ
ータバス40間の接続を切り替える、つまり第１マイクロ
プロセッサ21と第１、第２、第４及び第５のメモリ31,3
2,34,35 との接続に関わらない他のデータバス40の出力
をハイインピーダンスにする。なお、この場合、第１及
び第２のマイクロプロセッサ21,22 も、それらに接続さ
れたデータバス40及びアドレスバス50への出力をハイイ
ンピーダンスにする。

【００３２】また、切替手段2 は、第１マイクロプロセ
ッサ21が第１及び第２のメモリ31,32 にアクセスすると
きは、第１マイクロプロセッサ21の第０ビットＤ₀ 乃至
第７ビットＤ₇ が第２のメモリ32の第０ビットＤ₀ 乃至
第７ビットＤ₇ に直接接続されたデータバス40によりア
クセスするとともに、同様に第８ビットＤ₈ 乃至第１５
ビットＤ₁₅が第１のメモリ31の第０ビットＤ₀ 乃至第７
ビットＤ₇ に直接接続されたデータバス40によりアクセ
スするのであるから、前述した制御信号に基づき、第１
マイクロプロセッサ21と第１及び第２のメモリ31,32 と
を接続するようデータバス40間の接続を切り替える、つ
まり第１マイクロプロセッサ21と第１及び第２のメモリ
31,32 との接続に関わらない他のデータバス40の出力を
ハイインピーダンスにする。なお、このとき、第２及び
第３のマイクロプロセッサ22,23も、それらに接続され
たデータバス40及びアドレスバス50への出力をハイイン
ピーダンスにする。

【００３３】また、切替手段2 は、第１マイクロプロセ
ッサ21が第４及び第５のメモリ34,35 にアクセスすると
きは、前述した制御信号に基づいて、第１マイクロプロ
セッサ21の第０ビットＤ₀ 乃至第７ビットＤ₇ と第５の
メモリ35の第０ビットＤ₀ 乃至第７ビットＤ₇ 及び第４
のメモリ34の第０ビットＤ₀ 乃至第７ビットＤ₇ とを接
続するようデータバス40間の接続を切り替える、つまり
切替手段2 を介して第１マイクロプロセッサ21と第４及
び第５のメモリ34,35 とを接続するとともに、この第１
マイクロプロセッサ21と第４及び第５のメモリ34,35 と
の接続に関わらない他のデータバスの出力をハイインピ
ーダンスにする。なお、このとき、第２及び第３のマイ
クロプロセッサ22,23 も、それらに接続されたデータバ
ス40及びアドレスバス50への出力をハイインピーダンス
にする。

【００３４】また、切替手段2 は、第２マイクロプロセ
ッサ22が第２のメモリ32にアクセスするときは、第２マ
イクロプロセッサ22の第０ビットＤ₀ 乃至第７ビットＤ
₇ が第２のメモリ32の第０ビットＤ₀ 乃至第７ビットＤ
₇ に直接接続されたデータバス40によりアクセスするの
であるから、前述した制御信号に基づき、第２のマイク
ロプロセッサ22と第２のメモリ32とを接続するようデー
タバス40間の接続を切り替える、つまり第２マイクロプ
ロセッサ22と第１のメモリ31との接続に関わらない他の
データバス40の出力をハイインピーダンスにする。な
お、このとき、第１及び第３のマイクロプロセッサ21,2
3 も、それらに接続されたデータバス40及びアドレスバ
ス50への出力をハイインピーダンスにする。

【００３５】また、切替手段2 は、第２のマイクロプロ
セッサ22が第１、第４又は第５のメモリ32,34,35のいず
れかにアクセスするときは、前述した制御信号に基づ
き、第２のマイクロプロセッサ22の第０ビットＤ₀ 乃至
第７ビットＤ₇ と第１、第４又は第５のメモリ32,34,35
のいずれかの第０ビットＤ₀ 乃至第７ビットＤ₇ とを接
続するようデータバス40間の接続を切り替える、つまり
切替手段2 を介して第２のマイクロプロセッサ22と第
１、第４又は第５のメモリ32,34,35のいずれかとを接続
するとともに、この第２のマイクロプロセッサ22と第
１、第４又は第５のメモリ32,34,35のいずれかとの接続
に関わらない他のデータバスの出力をハイインピーダン
スにする。なお、このとき、第１及び第３のマイクロプ
ロセッサ21,23も、それらに接続されたデータバス40及
びアドレスバス50への出力をハイインピーダンスにす
る。

【００３６】かかるデータバス選択回路10にあっては、
第１乃至第３のマイクロプロセッサ21,22,23から選択さ
れた１つのマイクロプロセッサがメモリにアクセスする
際に、そのメモリは、アクセスするマイクロプロセッサ
のデータバス幅を有するだけ、イネーブル手段1 により
イネーブルにされている。従って、マイクロプロセッサ
は、そのデータバス幅によらずに、切替手段2 によりデ
ータバス40間の接続が切り替えられてメモリに接続され
る。よって、第１実施形態と同様に、マイクロプロセッ
サの有する性能を十分に活用することができる。

【００３７】また、入力信号は、選択された１つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、第１実施形態と同様に、
このデータバス切替回路10に入力信号を入力するための
操作を別にしなくてもよくなる。

【００３８】次に、本発明の第５実施形態を図４並びに
表１及び表２に基づいて以下に説明する。なお、第１実
施形態と実質的に同一の機能を有する素子には同一の符
号を付し、第１実施形態と異なるところのみ記す。第１
実施形態では、第１及び第２のマイクロプロセッサ21,2
2 が第１及び第２のメモリ31,32 にそれぞれアクセスす
るのに対し、本実施形態では、表１及び表２のＭＰ１欄
及びＭＰ２欄に示されたデータバス幅を有するマイクロ
プロセッサが、第１及び第２のメモリ31,32 にそれぞれ
アクセスする構成となっている。

【００３９】詳しくは、このものは、第１のセレクタ1b
によりイネーブル手段1 が構成され、第２のセレクタ2b
により切替手段2 が構成されている。このイネーブル手
段1及び切替手段2 の動作を制御するために、表１及び
表２におけるＭＰ１欄及びＭＰ２欄に示されたマイクロ
プロセッサが、制御信号である入力信号のセレクト信号
ＳＥＬ（ＭＰ１）及びセレクト信号ＳＥＬ（ＭＰ２）を
出力する。ＭＰ１欄に示されたマイクロプロセッサは、
セレクト信号ＳＥＬ（ＭＰ１）が「Ｌ」のとき、１６ビ
ットのデータバス幅を有するマイクロプロセッサがメモ
リにアクセスし、セレクト信号ＳＥＬ（ＭＰ１）が
「Ｈ」のとき、８ビットのデータバス幅を有するマイク
ロプロセッサがメモリにアクセスする。一方、ＭＰ２欄
に示されたマイクロプロセッサは、セレクト信号ＳＥＬ
（ＭＰ２）が「Ｈ」のとき、１６ビットのデータバス幅
を有するマイクロプロセッサがメモリにアクセスし、セ
レクト信号ＳＥＬ（ＭＰ１）が「Ｌ」のとき、８ビット
のデータバス幅を有するマイクロプロセッサがメモリに
アクセスする。

【００４０】

【表１】

【００４１】また、このものは、アドレスをデコードし
たイネーブル信号である、メモリ用ＣＳ（空間Ａ）及び
メモリ用ＣＳ（空間Ｂ）が、端子Ａ及び端子Ｂからそれ
ぞれ入力されるとともに、所定の演算をした後のイネー
ブル信号が、端子Ｃ乃至端子Ｅからそれぞれ入力され
る。

【００４２】また、このものは、ＭＰ１欄又はＭＰ２欄
に示されたマイクロプロセッサのいずれかが出力した入
力信号であるハンドシェイク信号ＨＬＤＡＫが「Ｈ」の
とき、ＭＰ１欄に示されたマイクロプロセッサがメモリ
にアクセスするよう動作し、ハンドシェイク信号ＨＬＤ
ＡＫが「Ｌ」のとき、ＭＰ２欄に示されたマイクロプロ
セッサがメモリにアクセスするよう動作する。

【００４３】まず、表１に基づいて、第１のセレクタ1b
つまりイネーブル手段1 の動作について説明する。＃１
の場合、つまりＭＰ１欄に示された１６ビットのデータ
バス幅を有するマイクロプロセッサがメモリにアクセス
する場合、セレクト信号ＳＥＬ（ＭＰ１）が「Ｌ」のと
き、端子Ｃから入力されたイネーブル信号を端子Ｆ及び
端子Ｇからチップセレクト信号ＣＳ１及びＣＳ２として
出力して、第１及び第２のメモリ31,32 をそれぞれイネ
ーブルにする。

【００４４】次に、＃２の場合、つまりＭＰ１欄及びＭ
Ｐ２欄にそれぞれ示された８ビットのデータバス幅を有
する２つのマイクロプロセッサがメモリにアクセスする
場合、セレクト信号ＳＥＬ（ＭＰ１）が「Ｈ」のときで
あって、セレクト信号ＳＥＬ（ＭＰ２）が「Ｌ」のと
き、端子Ａから入力されたイネーブル信号を端子Ｆから
チップセレクト信号ＣＳ１として出力して、第２のメモ
リ32をイネーブルにするとともに、端子Ｂから入力され
たイネーブル信号を端子Ｇからチップセレクト信号ＣＳ
２としてを出力して、第１のメモリ31をイネーブルにす
る。

【００４５】次に、＃３の場合、つまりＭＰ１欄にそれ
ぞれ示された８ビットのデータバス幅を有するマイクロ
プロセッサ及びＭＰ２欄にそれぞれ示された１６ビット
のデータバス幅を有するマイクロプロセッサがメモリに
アクセスする場合、セレクト信号ＳＥＬ（ＭＰ１）及び
セレクト信号ＳＥＬ（ＭＰ２）が共に「Ｈ」のときであ
って、いずれかのマイクロプロセッサが出力したハンド
シェイク信号ＨＬＤＡＫも「Ｈ」のとき、端子Ｄから入
力されたイネーブル信号を端子Ｆからチップセレクト信
号ＣＳ１として出力して、第２メモリ32をイネーブルに
するとともに、端子Ｅから入力されたイネーブル信号を
端子Ｇからチップセレクト信号ＣＳ２として出力して、
第１のメモリ31をイネーブルにする。

【００４６】次に、＃４の場合、つまり＃３の場合と同
様に、８ビットのデータバス幅を有するマイクロプロセ
ッサ及び１６ビットのデータバス幅を有するマイクロプ
ロセッサがメモリにアクセスする場合、前述したセレク
ト信号ＳＥＬ（ＭＰ１）及びセレクト信号ＳＥＬ（ＭＰ
２）が共に「Ｈ」のときであって、いずれかのマイクロ
プロセッサが出力したハンドシェイク信号ＨＬＤＡＫが
「Ｌ」のとき、端子Ｃから入力されたイネーブル信号を
端子Ｆ及び端子Ｇからチップセレクト信号ＣＳ１及びＣ
Ｓ２として出力して、第１及び第２のメモリ31,32 をそ
れぞれイネーブルにする。

【００４７】次に、表２に基づいて、第２のセレクタ2b
つまり切替手段2 の動作について説明する。＃５の場
合、つまりＭＰ１欄に示された１６ビットのデータバス
幅を有するマイクロプロセッサ及びＭＰ２欄に示された
８ビットのデータバス幅を有するマイクロプロセッサが
メモリにアクセスするために、セレクト信号ＳＥＬ（Ｍ
Ｐ１）及びセレクト信号ＳＥＬ（ＭＰ２）が共に「Ｌ」
の場合、ハンドシェイク信号ＨＬＤＡＫが「Ｈ」のと
き、端子Ｈ、端子Ｉ、端子Ｊ及び端子Ｋのいずれも出力
がハイインピーダンス（Ｈｉ−Ｚ）になっている。この
とき、ＭＰ１欄に示されたマイクロプロセッサが、１ワ
ード分、すなわち１６ビットのデータバス幅でもって、
第１及び第２のメモリ31,32 に読出又は書込のためにア
クセスするよう、データバス40間の接続を切替えてい
る。

【００４８】

【表２】

【００４９】また、＃５の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ、読出信号Ｒ／Ｗ信号及びアドレスＡＡ₀ がい
ずれも「Ｌ」のとき、端子Ｉ及び端子Ｋのいずれも出力
がハイインピーダンスになり、端子Ｈから端子Ｊへとデ
ータが伝送される。このとき、ＭＰ２欄に示されたマイ
クロプロセッサが、下位の１バイト分、つまりＤＢ₀乃
至ＤＢ₇ からなる８ビットのデータバス幅でもって、第
２のメモリ32に読出のためにアクセスするよう、データ
バス40間の接続を切替えている。

【００５０】また、＃５の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｌ」であって、読出信号Ｒ／Ｗ信号が
「Ｈ」であるとともに、アドレスＡＡ₀ が「Ｌ」のと
き、端子Ｉ及び端子Ｋのいずれも出力がハイインピーダ
ンスになり、端子Ｊから端子Ｈへとデータが伝送され
る。このとき、ＭＰ２欄に示されたマイクロプロセッサ
が、下位の１バイト分、つまりＤＢ₀ 乃至ＤＢ₇ からな
る８ビットのデータバス幅でもって、第２のメモリ32に
書込のためにアクセスするよう、データバス40間の接続
を切替えている。

【００５１】また、＃５の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ及び読出信号Ｒ／Ｗ信号がいずれも「Ｌ」であ
るとともに、アドレスＡＡ₀ が「Ｈ」のとき、端子Ｈ及
び端子Ｋのいずれも出力がハイインピーダンスになり、
端子Ｉから端子Ｊへとデータが伝送される。このとき、
ＭＰ２欄に示されたマイクロプロセッサが、上位の１バ
イト分、つまりＤＢ₈ 乃至ＤＢ₁₅からなる８ビットのデ
ータバス幅でもって、第１のメモリ31に読出のためにア
クセスするよう、データバス40間の接続を切替えてい
る。

【００５２】また、＃５の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｌ」であって、読出信号Ｒ／Ｗ信号及びア
ドレスＡＡ₀ がのいずれもが「Ｈ」のとき、端子Ｈ及び
端子Ｋのいずれも出力がハイインピーダンスになり、端
子Ｊから端子Ｉへとデータが伝送される。このとき、Ｍ
Ｐ２欄に示されたマイクロプロセッサが、上位の１バイ
ト分、つまりＤＢ₈ 乃至ＤＢ₁₅からなる８ビットのデー
タバス幅でもって、第１のメモリ31に書込のためにアク
セスするよう、データバス40間の接続を切替えている。

【００５３】＃６の場合、つまりＭＰ１欄に示された１
６ビットのデータバス幅を有するマイクロプロセッサ及
びＭＰ２欄に示された１６ビットのデータバス幅を有す
るマイクロプロセッサがメモリにアクセスするために、
セレクト信号ＳＥＬ（ＭＰ１）が「Ｌ」であるととも
に、セレクト信号ＳＥＬ（ＭＰ２）が「Ｈ」の場合、ハ
ンドシェイク信号ＨＬＤＡＫが「Ｈ」のとき、端子Ｈ、
端子Ｉ、端子Ｊ及び端子Ｋのいずれも出力がハイインピ
ーダンスになっている。このとき、ＭＰ１欄に示された
マイクロプロセッサが、１ワード分、すなわち１６ビッ
トのデータバス幅でもって、第１及び第２のメモリ31,3
2 に読出又は書込のためにアクセスするよう、データバ
ス40間の接続を切替えている。

【００５４】また、＃６の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ及び読出信号Ｒ／Ｗ信号がいずれも「Ｌ」のと
き、端子Ｈから端子Ｊへとデータが伝送されるととも
に、端子Ｉから端子Ｋへとデータが伝送される。このと
き、ＭＰ２欄に示されたマイクロプロセッサが、１ワー
ド分、つまり１６ビットのデータバス幅でもって、第１
及び２のメモリ31,32 に読出のためにアクセスするよ
う、データバス40間の接続を切替えている。

【００５５】また、＃６の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｌ」であって、読出信号Ｒ／Ｗ信号が
「Ｈ」のとき、端子Ｊから端子Ｈへとデータが伝送され
るとともに、端子Ｋから端子Ｉへとデータが伝送され
る。このとき、ＭＰ２欄に示されたマイクロプロセッサ
が、１ワード分、つまり１６ビットのデータバス幅でも
って、第１及び２のメモリ31,32 に書込のためにアクセ
スするよう、データバス40間の接続を切替えている。

【００５６】＃７の場合、つまりＭＰ１欄に示された８
ビットのデータバス幅を有するマイクロプロセッサ及び
ＭＰ２欄に示された８ビットのデータバス幅を有するマ
イクロプロセッサがメモリにアクセスするために、セレ
クト信号ＳＥＬ（ＭＰ１）が「Ｈ」であるとともに、セ
レクト信号ＳＥＬ（ＭＰ２）が「Ｌ」の場合、ハンドシ
ェイク信号ＨＬＤＡＫが「Ｈ」のとき、端子Ｈ、端子
Ｉ、端子Ｊ及び端子Ｋのいずれも出力がハイインピーダ
ンスになっている。このとき、ＭＰ１欄に示されたマイ
クロプロセッサが、１バイト分、すなわち８ビットのデ
ータバス幅でもって、第１又は第２のメモリ31,32 に読
出又は書込のためにアクセスするよう、データバス40間
の接続を切替えている。

【００５７】また、＃７の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ及び読出信号Ｒ／Ｗ信号がいずれも「Ｌ」のと
き、端子Ｉ及び端子Ｋのいずれも出力がハイインピーダ
ンスになり、端子Ｈから端子Ｊへとデータが伝送され
る。このとき、ＭＰ２欄に示されたマイクロプロセッサ
が、１バイト分、つまり８ビットのデータバス幅でもっ
て、第１又は第２のメモリ31,32 のいずれかに読出のた
めにアクセスするよう、データバス40間の接続を切替え
ている。

【００５８】また、＃７の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｌ」であって、読出信号Ｒ／Ｗ信号が
「Ｈ」のとき、端子Ｉ及び端子Ｋのいずれも出力がハイ
インピーダンスになり、端子Ｊから端子Ｈへとデータが
伝送されるとともに、このとき、ＭＰ２欄に示されたマ
イクロプロセッサが、１バイト分、つまり８ビットのデ
ータバス幅でもって、第１又は第２のメモリ31,32 のい
ずれかにアクセスするよう、データバス40間の接続を切
替えている。

【００５９】＃８の場合、つまりＭＰ１欄に示された８
ビットのデータバス幅を有するマイクロプロセッサ及び
ＭＰ２欄に示された１６ビットのデータバス幅を有する
マイクロプロセッサがメモリにアクセスするために、セ
レクト信号ＳＥＬ（ＭＰ１）及びセレクト信号ＳＥＬ
（ＭＰ２）が共に「Ｈ」の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｈ」のとき、端子Ｈ、端子Ｉ、端子Ｊ及び
端子Ｋのいずれも出力がハイインピーダンスになってい
る。このとき、ＭＰ１欄に示されたマイクロプロセッサ
が、下位の１バイト分、つまりＤＡ₀ 乃至ＤＡ₇ からな
る８ビットのデータバス幅でもって、第２のメモリ32に
読出又は書込のためにアクセスするよう、データバス40
間の接続を切替えている。

【００６０】また、＃８の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｈ」であって、読出信号Ｒ／Ｗ信号が
「Ｌ」であるとともに、アドレスＡＡ₀ が「Ｈ」のと
き、端子Ｊ及び端子Ｋのいずれも出力がハイインピーダ
ンスになり、端子Ｉから端子Ｈへとデータが伝送され
る。このとき、ＭＰ１欄に示されたマイクロプロセッサ
が、上位の１バイト分、つまりＤＡ乃至ＤＡ₁₅からなる
８ビットのデータバス幅でもって、第１のメモリ31に読
出のためにアクセスするよう、データバス40間の接続を
切替えている。

【００６１】また、＃８の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ、 読出信号Ｒ／Ｗ信号及びアドレスＡＡ₀ がい
ずれも「Ｈ」のとき、端子Ｊ及び端子Ｋのいずれも出力
がハイインピーダンスになり、端子Ｈから端子Ｉへとデ
ータが伝送される。このとき、ＭＰ１欄に示されたマイ
クロプロセッサが、上位の１バイト分、つまりＤＡ₈乃
至ＤＡ₁₅からなる８ビットのデータバス幅でもって、第
１のメモリ31に書込のためにアクセスするよう、データ
バス40間の接続を切替えている。

【００６２】また、＃８の場合、ハンドシェイク信号Ｈ
ＬＤＡＫ及び読出信号Ｒ／Ｗ信号がいずれも「Ｌ」であ
るとき、ＭＰ２欄に示されたマイクロプロセッサが、１
ワード分、つまり１６ビットのデータバス幅でもって、
第１及び２のメモリ31,32 に読出のためにアクセスする
よう、データバス40間の接続を切替えている。

【００６３】また、＃８の場合、ハンドシェイク信号Ｈ
ＬＤＡＫが「Ｌ」であって、読出信号Ｒ／Ｗ信号が
「Ｈ」のとき、端子Ｊから端子Ｈへとデータが伝送され
るとともに、端子Ｋから端子Ｉへとデータが伝送され
る。このとき、ＭＰ２欄に示されたマイクロプロセッサ
が、１ワード分、つまり１６ビットのデータバス幅でも
って、第１及び第２のメモリ31,32 に書込のためにアク
セスするよう、データバス40間の接続を切替えている。

【００６４】かかるデータバス選択回路10にあっては、
複数のマイクロプロセッサから選択された１つのマイク
ロプロセッサがメモリにアクセスする際に、そのメモリ
は、アクセスするマイクロプロセッサのデータバス幅を
有するだけ、イネーブル手段1 によりイネーブルにされ
ている。従って、マイクロプロセッサは、そのデータバ
ス幅によらずに、切替手段2 によりデータバス40間の接
続が切り替えられてメモリに接続される。よって、第１
実施形態と同様に、マイクロプロセッサの有する性能を
十分に活用することができる。

【００６５】また、入力信号は、選択された１つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、このデータバス切替回路
に入力信号を入力するためのスイッチ操作等を別にしな
くてもよくなる。

【００６６】また、セレクト信号ＳＥＬ（ＭＰ１）及び
セレクト信号ＳＥＬ（ＭＰ２）並びにハンドシェイク信
号ＨＬＤＡＫといった複数種の入力信号の組み合わせに
より、切替手段2 の制御動作の種類が多いものとなって
いる。

【００６７】次に、本発明の第６実施形態を図５に基づ
いて以下に説明する。なお、第５実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、ハン
ドシェイク信号ＨＬＤＡＫを用いて、メモリにアクセス
するマイクロプロセッサを選択していたが、本実施形態
では、スイッチSwの開閉信号により、選択する構成にし
ている。

【００６８】かかるデータバス選択回路10にあっては、
第５実施形態と同様に、マイクロプロセッサの有する性
能を十分に活用することができる。また、複数種の入力
信号の組み合わせにより、切替手段2 の制御動作の種類
が多いものとなっている。

【００６９】次に、本発明の第７実施形態を図６に基づ
いて以下に説明する。なお、第５実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、ハン
ドシェイク信号ＨＬＤＡＫを用いて、メモリにアクセス
するマイクロプロセッサを選択していたが、本実施形態
では、ＭＰ１欄に示されたマイクロプロセッサから出力
された制御信号であるポート出力により、選択する構成
にしている。

【００７０】かかるデータバス選択回路10にあっては、
第５実施形態と同様の効果を奏することができる。

【００７１】なお、第１乃至第７実施形態で示されたマ
イクロプロセッサの有するデータバス幅は、８ビット、
１６ビット又は３２ビットであるが、これらのデータバ
ス幅に限るものではない。

【００７２】また、第１乃至第４実施形態では、入力信
号は、セレクト信号又はハンドシェイク信号であるが、
例えば、入力信号を入力する操作をするようなときは、
スイッチ等の開閉信号でもよい。

【００７３】また、第１乃至第７実施形態では、本デー
タバス切替回路10に接続されるマイクロプロセッサの数
が１乃至３のいずれかであるが、これらの数に限るもの
ではない。

【００７４】また、第１乃至第７実施形態では、本デー
タバス切替回路10に接続されるメモリの数が１乃至４の
いずれかであるが、これらの数に限るものではない。

【００７５】

【発明の効果】請求項１記載の発明は、複数のマイクロ
プロセッサから選択された１つのマイクロプロセッサが
メモリにアクセスする際に、そのメモリは、アクセスす
るマイクロプロセッサのデータバス幅を少なくとも有す
るだけ、イネーブル手段によりイネーブルにされてい
る。従って、マイクロプロセッサは、そのデータバス幅
によらずに、切替手段によりデータバス間の接続が切り
替えられてメモリに接続される。よって、従来の方法の
ように、大きいデータバス幅を有するマイクロプロセッ
サが、データバス幅を小さいものに合わせるようなこと
をしなくてもよくなり、マイクロプロセッサの有する性
能を十分に活用することができる。

【００７６】請求項２記載の発明は、請求項１記載の発
明の効果に加えて、入力信号は、選択された１つのマイ
クロプロセッサが、切替手段の動作を制御するために出
力した制御信号であるから、このデータバス切替回路に
入力信号を入力するためのスイッチ操作等を別にしなく
てもよくなる。

【００７７】請求項３記載の発明は、請求項１記載の発
明の効果に加えて、複数種の入力信号の組み合わせによ
り、切替手段の制御動作の種類を多くすることができ
る。

【００７８】請求項４記載の発明は、請求項３記載の発
明の効果に加えて、制御信号は、複数のマイクロプロセ
ッサのいずれがメモリにアクセスするかを決定するハン
ドシェイク信号そのものであるから、ハンドシェイク信
号に基づいて、制御信号を別に形成しなくてもよくな
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す回路図である。

【図２】本発明の第３実施形態を示す回路図である。

【図３】本発明の第４実施形態を示す回路図である。

【図４】本発明の第５実施形態を示す回路図である。

【図５】本発明の第６実施形態を示す回路図である。

【図６】本発明の第７実施形態を示す回路図である。

【符号の説明】 1 イネーブル手段 2 切替手段 10 データバス切替回路 21 第１のマイクロプロセッサ 22 第２のマイクロプロセッサ 23 第３のマイクロプロセッサ 31 第１のメモリ 32 第２のメモリ 33 第３のメモリ 34 第４のメモリ 35 第５のメモリ 40 データバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のマイクロプロセッサから選択され
   た１つのマイクロプロセッサの有するデータバス幅と同
   一のデータバス幅を少なくとも有するだけのメモリを入
   力信号に基づきイネーブルにするイネーブル手段と、イ
   ネーブルにされたメモリと選択されたマイクロプロセッ
   サとを接続するよう入力信号に基づきデータバス間の接
   続を切り替える切替手段と、を備えたことを特徴とする
   データバス切替回路。
2. 【請求項２】 前記入力信号は、複数種であることを特
   徴とする請求項１記載のデータバス切替回路。
3. 【請求項３】 前記入力信号は、前記イネーブル手段及
   び前記切替手段の動作を制御するために複数の前記マイ
   クロプロセッサの少なくとも一方が出力した制御信号か
   らなることを特徴とする請求項１記載のデータバス切替
   回路。
4. 【請求項４】 前記制御信号は、複数の前記マイクロプ
   ロセッサ間のハンドシェイク信号からなることを特徴と
   する請求項２記載のデータバス切替回路。