JPH10240679A - データバス切替回路 - Google Patents

データバス切替回路

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JPH10240679A
JPH10240679A JP3824797A JP3824797A JPH10240679A JP H10240679 A JPH10240679 A JP H10240679A JP 3824797 A JP3824797 A JP 3824797A JP 3824797 A JP3824797 A JP 3824797A JP H10240679 A JPH10240679 A JP H10240679A
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JP
Japan
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data bus
microprocessor
memory
bit
signal
Prior art date
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JP3824797A
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Inventor
Atsuo Fukuda
敦男 福田
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Abstract

(57)【要約】 【課題】 マイクロプロセッサの有する性能を十分に活
用できるようにする。 【解決手段】 複数のマイクロプロセッサ21,22 から選
択された1つのマイクロプロセッサの有するデータバス
幅と同一のデータバス幅を有するだけのメモリ31,32 を
入力信号に基づきイネーブルにするイネーブル手段1
と、イネーブルにされたメモリ31,32 と選択されたマイ
クロプロセッサ21,22 とを接続するよう入力信号に基づ
きデータバス40間の接続を切り替える切替手段2 と、を
備えた構成にしてある。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、マイクロプロセッサと
メモリとの間を接続するデータバスを選択するデータバ
ス選択回路に関する。
【0002】
【従来の技術】従来、異なるデータバス幅を有する複数
のマイクロプロセッサが、同一のメモリを共有して使用
する場合、大きいデータバス幅を有するマイクロプロセ
ッサは、バスサイジング機能等を使用して、データバス
幅を小さいものに合わせるようにしていた。
【0003】
【発明が解決しようとする課題】上記した従来の方法で
は、大きいデータバス幅を有するマイクロプロセッサ
は、データバス幅を小さいものに合わせるために、その
データバス幅に応じた使用をすることができず、例え
ば、1回ですむメモリへのアクセスを複数回に分割した
りしなければならなくなって、マイクロプロセッサの有
する性能を十分に活用することができなかった。
【0004】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、マイクロプロセッサの
有する性能を十分に活用することができるデータバス切
替回路を提供することにある。
【0005】
【課題を解決するための手段】上記した課題を解決する
ために、請求項1記載の発明は、複数のマイクロプロセ
ッサから選択された1つのマイクロプロセッサの有する
データバス幅と同一のデータバス幅を有するだけのメモ
リを入力信号に基づきイネーブルにするイネーブル手段
と、イネーブルにされたメモリと選択されたマイクロプ
ロセッサとを接続するよう入力信号に基づきデータバス
間の接続を切り替える切替手段と、を備えた構成にして
ある。
【0006】請求項2記載の発明は、請求項1記載の発
明において、前記入力信号は、前記入力信号は、複数種
である構成にしてある。
【0007】請求項3記載の発明は、請求項1記載の発
明において、前記入力信号は、前記イネーブル手段及び
前記切替手段の動作を制御するために複数の前記マイク
ロプロセッサの少なくとも一方が出力した制御信号から
なる構成にしてある。
【0008】請求項4記載の発明は、請求項3記載の発
明において、前記制御信号は、複数の前記マイクロプロ
セッサ間のハンドシェイク信号からなる構成にしてあ
る。
【0009】
【発明の実施の形態】本発明の第1実施形態を図1に基
づいて以下に説明する。このデータバス切替回路10は、
16ビットのデータバス幅を有した第1マイクロプロセ
ッサ21及び8ビットのデータバス幅を有した第2のマイ
クロプロセッサ22が、8ビットのデータバス幅をそれぞ
れ有した第1及び第2のメモリ31,32 にそれぞれアクセ
スするために、第1及び第2のマイクロプロセッサ21,2
2 と第1及び第2のメモリ31,32 との間のデータバス40
を切り替えるものであって、内部に設けられたデコード
1aにより、後述する入力信号に基づき第1又は第2のメ
モリ31,32 の少なくとも一方をイネーブルにするイネー
ブル手段1 が形成されるとともに、内部に設けられた論
理回路2aにより、入力信号に基づきデータバス40間の接
続を切り替える切替手段2 が形成されている。
【0010】本データバス切替回路10は、イネーブル手
段1 及び切替手段2 の動作を制御するために第1又は第
2のマイクロプロセッサ21,22 のいずれかが出力した制
御信号である入力信号のセレクト信号SELが「H」の
場合、第1マイクロプロセッサ21が、そのデータバス幅
である16ビット分のメモリ、つまり第1及び第2のメ
モリ31,32 にアクセスする。そのために、イネーブル手
段1 は、制御バスを通じて入力されるアドレスA0
「H」「L」のいずれのときも、上位用及び下位用チッ
プセレクト信号CSにより、第1のマイクロプロセッサ
21の有するデータバス幅と同一のデータバス幅を有する
だけのメモリ、つまり第1及び第2のメモリ31,32 をイ
ネーブルにする。なお、これらの第1及び第2のメモリ
31,32 の内、第1のメモリ31が上位8ビットのメモリと
なり、第2のメモリ32が下位8ビットのメモリとなる。
【0011】また、入力信号であるセレクト信号SEL
が「L」の場合、第2のマイクロプロセッサ22が、その
データバス幅である8ビット分のメモリ、つまり第1又
は第2のメモリ31,32 のいずれかにアクセスする。その
ために、イネーブル手段1 は、アドレスA0 が「H」の
ときは、上位用チップセレクト信号CSにより、第2の
マイクロプロセッサ22の有するデータバス幅と同一のデ
ータバス幅を有するだけのメモリ、つまり第1のメモリ
31をイネーブルにし、アドレスA0 が「L」のときは下
位用チップセレクト信号CSにより、第2のマイクロプ
ロセッサ22の有するデータバス幅と同一のデータバス幅
を有するだけのメモリ、つまり第2のメモリ32をイネー
ブルにする。
【0012】一方、切替手段2 は、第1マイクロプロセ
ッサ21が第1及び第2のメモリ31,32 にアクセスする場
合は、第1マイクロプロセッサ21の第0ビットD0 乃至
第7ビットD7 が第2のメモリ32の第0ビットD0 乃至
第7ビットD7 に直接接続されたデータバス40によりに
アクセスするとともに、第1マイクロプロセッサ21のの
第8ビットD8 乃至第15ビットD15が第1のメモリ31
の第0ビットD0 乃至第7ビットD7 に直接接続された
データバス40によりにアクセスするのであるから、前述
した制御信号に基づいて、第1マイクロプロセッサ21と
第1及び第2のメモリ31,32 とを接続するようデータバ
ス40間の接続を切り替える、つまり第1マイクロプロセ
ッサ21と第1及び第2のメモリ31,32 との接続に関わら
ない他のデータバス40の出力をハイインピーダンスにす
る。なお、この場合、第2のマイクロプロセッサ22も、
その第2のマイクロプロセッサ22に接続されたデータバ
ス40及びアドレスバス50への出力をハイインピーダンス
にする。
【0013】また、切替手段2 は、第2マイクロプロセ
ッサ22が第1のメモリ31にアクセスするときは、前述し
た制御信号に基づいて、第2マイクロプロセッサ22の第
0ビットD0 乃至第7ビットD7 と第1のメモリ31の第
0ビットD0 乃至第7ビットD7 とを接続するようデー
タバス40間の接続を切り替える、つまり切替手段2 を介
して第2マイクロプロセッサ22と第1のメモリ31とを接
続するとともに、この第2マイクロプロセッサ22と第1
のメモリ31との接続に関わらない他のデータバス40の出
力をハイインピーダンスにする。なお、このとき、第1
のマイクロプロセッサ21も、その第1のマイクロプロセ
ッサ21に接続されたデータバス40及びアドレスバス50へ
の出力をハイインピーダンスにする。
【0014】また、切替手段2 は、第2マイクロプロセ
ッサ22が第2のメモリ32にアクセスするときは、第2マ
イクロプロセッサ22の第0ビットD0 乃至第7ビットD
7 が第2のメモリ32の第0ビットD0 乃至第7ビットD
7 に直接接続されたデータバス40によりアクセスするの
であるから、前述した制御信号に基づいて、第2マイク
ロプロセッサ22と第2のメモリ32とを接続するようデー
タバス40間の接続を切り替える、つまり第2マイクロプ
ロセッサ22と第2のメモリ32との接続に関わらないデー
タバス40の出力をハイインピーダンスにする。なお、こ
のとき、第1のマイクロプロセッサ21も、その第1のマ
イクロプロセッサ21に接続されたデータバス40及びアド
レスバス50への出力をハイインピーダンスにする。
【0015】次に、第1のマイクロプロセッサ21が第1
及び第2のメモリ31,32 にアクセスする際のデータの伝
送される方向及び第2のマイクロプロセッサ22が第1又
は第2のメモリ31,32 のいずれかにアクセス際のデータ
の伝送される方向について説明する。制御バスにより伝
送される読出信号RDが「0」のときは、第1及び第2
のメモリ31,32 から第1のマイクロプロセッサ21へとデ
ータが伝送され、又は第1又は第2のメモリ31,32 のい
ずれかから第2のマイクロプロセッサ22へとデータが伝
送される。また、読出信号RDが「1」のときは、第1
及び第2のメモリへと第1のマイクロプロセッサからデ
ータが伝送され、又は第1又は第2のメモリ31,32 のい
ずれかへと第2のマイクロプロセッサ22からデータが伝
送される。
【0016】かかるデータバス選択回路10にあっては、
第1又は第2のマイクロプロセッサ21,22 から選択され
た1つのマイクロプロセッサがメモリにアクセスする際
に、そのメモリは、アクセスするマイクロプロセッサの
データバス幅を有するだけ、イネーブル手段1 によりイ
ネーブルにされている。従って、マイクロプロセッサ
は、そのデータバス幅によらずに、切替手段によりデー
タバス間の接続が切り替えられてメモリに接続される。
よって、従来の方法のように、大きいデータバス幅を有
するマイクロプロセッサが、データバス幅を小さいもの
に合わせるようなことをしなくてもよくなり、マイクロ
プロセッサの有する性能を十分に活用することができ
る。
【0017】また、入力信号は、選択された1つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、このデータバス切替回路
10に入力信号を入力するためのスイッチ操作等をしなく
てもよくなる。
【0018】次に、本発明の第2実施形態を以下に説明
する。なお、第1実施形態と異なるところのみ記す。第
1実施形態では、制御信号は、セレクト信号SELが使
用されていたのに対し、本実施形態では、第1及び第2
のマイクロプロセッサ21,22間のハンドシェイク信号か
らなる。
【0019】かかるデータバス選択回路10にあっては、
第1実施形態の効果に加えて、制御信号は、第1又は第
2のマイクロプロセッサ21,22 のいずれがメモリにアク
セスするかを決定するハンドシェイク信号そのものであ
るから、ハンドシェイク信号に基づいて、制御信号を別
に形成しなくてもよくなる。
【0020】次に、本発明の第3実施形態を図2に基づ
いて以下に説明する。なお、第1実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第1実施
形態と異なるところのみ記す。第1実施形態では、第1
及第2のマイクロプロセッサ21,22 が、8ビットのデー
タバス幅をそれぞれ有した第1及び第2のメモリ31,32
にそれぞれアクセスするのに対し、本実施形態では、1
6ビットのデータバス幅を有した第3のメモリ33にそれ
ぞれアクセスする構成となっている。
【0021】本データバス切替回路10は、入力信号であ
るセレクト信号SELが「H」の場合、第1マイクロプ
ロセッサ21が、そのデータバス幅である16ビット分の
メモリ、つまり第3のメモリ33にアクセスする。そのた
めに、イネーブル手段1 は、制御バスを通じて入力され
るアドレスA0 が「H」「L」のいずれのときも、チッ
プセレクト信号CSにより、第1のマイクロプロセッサ
21の有するデータバス幅と同一のデータバス幅を有する
だけのメモリ、つまり第3のメモリ33をイネーブルにす
る。
【0022】また、入力信号であるセレクト信号SEL
が「L」の場合、第2のマイクロプロセッサ22が、その
データバス幅である8ビット分のメモリ、つまり第3の
メモリ33の上位又は下位のいずれか一方にアクセスす
る。そのために、イネーブル手段1 は、アドレスA0
「H」「L」のいずれのときも、チップセレクト信号C
Sにより、第2のマイクロプロセッサ22の有するデータ
バス幅と同一のデータバス幅を少なくとも有するだけの
メモリ、つまり第3のメモリ33をイネーブルにする。
【0023】また、切替手段2 は、第1マイクロプロセ
ッサ21が第3のメモリ33にアクセスする場合は、第1マ
イクロプロセッサ21の第0ビットD0 乃至第7ビットD
7 が第3のメモリ33の第0ビットD0 乃至第7ビットD
7 に直接接続されたデータバス40によりアクセスすると
ともに、第1マイクロプロセッサ21の第8ビットD8
至第15ビットD15が第3のメモリ33の第8ビットD7
乃至第15ビットD15に直接接続されたデータバス40に
よりにアクセスするのであるから、前述した制御信号に
基づき、第1マイクロプロセッサ21と第3のメモリ33と
を接続するようデータバス40間の接続を切り替える、つ
まり第1マイクロプロセッサ21と第3のメモリ33との接
続に関わらない他のデータバス40の出力をハイインピー
ダンスにする。なお、この場合、第2のマイクロプロセ
ッサ22も、その第2のマイクロプロセッサ22に接続され
たデータバス40及びアドレスバス50への出力をハイイン
ピーダンスにする。
【0024】また、切替手段2 は、第2マイクロプロセ
ッサ22が第3のメモリ33にアクセスする場合は、前述し
た制御信号に基づいて、第2マイクロプロセッサ22の第
0ビットD0 乃至第7ビットD7 と第1のメモリ31の第
0ビットD0 乃至第7ビットD7 とを接続するよう、又
は第2マイクロプロセッサ22の第0ビットD0 乃至第7
ビットD7 と第3のメモリ33の第8ビットD8 乃至第1
5ビットD15とを接続するよう、データバス40間の接続
を切り替える、つまり切替手段2 を介して第2マイクロ
プロセッサ22と第3のメモリ33の上位又は下位のいずれ
か一方とを接続するとともに、この第2マイクロプロセ
ッサ22と第3のメモリ33の上位又は下位のいずれか一方
との接続に関わらない他のデータバス40の出力をハイイ
ンピーダンスにする。なお、このとき、第1のマイクロ
プロセッサ21も、その第1のマイクロプロセッサ21に接
続されたデータバス40及びアドレスバス50への出力をハ
イインピーダンスにする。
【0025】かかるデータバス選択回路10にあっては、
第1実施形態と同様の効果を奏することができる。
【0026】次に、本発明の第4実施形態を図3に基づ
いて以下に説明する。なお、第1実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第1実施
形態と異なるところのみ記す。第1実施形態では、16
ビットのデータバス幅を有した第1マイクロプロセッサ
21及び8ビットのデータバス幅を有した第2のマイクロ
プロセッサ22が、8ビットのデータバス幅をそれぞれ有
した第1及び第2のメモリ31,32 にそれぞれアクセスす
るのに対し、本実施形態では、第1及び第2のマイクロ
プロセッサ21,22 に加えて8ビットのデータバス幅を有
した第3のマイクロプロセッサ23が、8ビットのデータ
バス幅をそれぞれ有した第1、第2、第4及び第5のメ
モリ31,32,34,35 にそれぞれアクセスする構成となって
いる。
【0027】本データバス切替回路10は、入力信号であ
るセレクト信号SELが「HH」の場合、第3マイクロ
プロセッサ23が、そのデータバス幅である32ビット分
のメモリ、つまり第1、第2、第4及び第5のメモリ3
1,32,34,35 にそれぞれアクセスする。そのために、イ
ネーブル手段1 は、制御バスを通じて入力されるアドレ
スA0 及びアドレスA1 のそれぞれが「H」「L」のい
ずれのときも、上位用、中上位用、中下位用及び下位用
チップセレクト信号CSにより、第1のマイクロプロセ
ッサ21の有するデータバス幅と同一のデータバス幅を有
するだけのメモリ、つまり第1、第2、第4及び第5の
メモリ31,32,34,35 をそれぞれイネーブルにする。
【0028】また、入力信号であるセレクト信号SEL
が「HL」の場合、第1のマイクロプロセッサ21が、そ
のデータバス幅である16ビット分のメモリ、つまり第
1及び第2のメモリ31,32 又は第4及び第5のメモリ3
4,35 にアクセスする。そのために、イネーブル手段1
は、アドレスA0 が「L」のときは、中下位及び下位用
チップセレクト信号CSにより、第1のマイクロプロセ
ッサ21の有するデータバス幅と同一のデータバス幅を有
するだけのメモリ、つまり第1及び第2のメモリ31,32
をイネーブルにする。また、イネーブル手段1 は、アド
レスA0 が「H」のときは、中上位及び上位用チップセ
レクト信号CSにより、第1のマイクロプロセッサ21の
有するデータバス幅と同一のデータバス幅を有するだけ
のメモリ、つまり第4及び第5のメモリ34,35 をイネー
ブルにする。
【0029】また、入力信号であるセレクト信号SEL
が「LL」又は「LH」の場合、第2のマイクロプロセ
ッサ22が、そのデータバス幅である8ビット分のメモ
リ、つまり第1、第2、第4又は第5のメモリ31,32,3
4,35 のいずれかにアクセスする。そのために、イネー
ブル手段1 は、アドレスA0 及びアドレスA1 による組
み合わせに応じて、上位用、中上位用、中下位用又は下
位用チップセレクト信号CSにより、第1のマイクロプ
ロセッサ21の有するデータバス幅と同一のデータバス幅
を有するだけのメモリ、つまり第1、第2、第4又は第
5のメモリ31,32 ,34,35のいずれかをイネーブルにす
る。
【0030】次に、切替手段2 の動作について説明す
る。第3マイクロプロセッサ23が第1、第2、第4及び
第5のメモリ31,32,34,35 にアクセスする場合は、第3
マイクロプロセッサ23の第0ビットD0 乃至第7ビット
7 が第2のメモリ32の第0ビットD0 乃至第7ビット
7 に直接接続されたデータバス40によりアクセスし、
同様に第8ビットD8 乃至第15ビットD15が第1のメ
モリ31の第0ビットD0乃至第7ビットD7 に直接接続
されたデータバス40によりアクセスし、同様に第16ビ
ットD8 乃至第23ビットD15が第5のメモリ35の第0
ビットD0 乃至第7ビットD7 に直接接続されたデータ
バス40によりアクセスするとともに、同様に第24ビッ
トD8 乃至第31ビットD15が第4のメモリ34の第0ビ
ットD0 乃至第7ビットD7 に直接接続されたデータバ
ス40によりアクセスする。
【0031】従って、切替手段2 は、前述した制御信号
に基づいて、第3マイクロプロセッサ23と第1、第2、
第4及び第5のメモリ31,32,34,35 とを接続するようデ
ータバス40間の接続を切り替える、つまり第1マイクロ
プロセッサ21と第1、第2、第4及び第5のメモリ31,3
2,34,35 との接続に関わらない他のデータバス40の出力
をハイインピーダンスにする。なお、この場合、第1及
び第2のマイクロプロセッサ21,22 も、それらに接続さ
れたデータバス40及びアドレスバス50への出力をハイイ
ンピーダンスにする。
【0032】また、切替手段2 は、第1マイクロプロセ
ッサ21が第1及び第2のメモリ31,32 にアクセスすると
きは、第1マイクロプロセッサ21の第0ビットD0 乃至
第7ビットD7 が第2のメモリ32の第0ビットD0 乃至
第7ビットD7 に直接接続されたデータバス40によりア
クセスするとともに、同様に第8ビットD8 乃至第15
ビットD15が第1のメモリ31の第0ビットD0 乃至第7
ビットD7 に直接接続されたデータバス40によりアクセ
スするのであるから、前述した制御信号に基づき、第1
マイクロプロセッサ21と第1及び第2のメモリ31,32 と
を接続するようデータバス40間の接続を切り替える、つ
まり第1マイクロプロセッサ21と第1及び第2のメモリ
31,32 との接続に関わらない他のデータバス40の出力を
ハイインピーダンスにする。なお、このとき、第2及び
第3のマイクロプロセッサ22,23も、それらに接続され
たデータバス40及びアドレスバス50への出力をハイイン
ピーダンスにする。
【0033】また、切替手段2 は、第1マイクロプロセ
ッサ21が第4及び第5のメモリ34,35 にアクセスすると
きは、前述した制御信号に基づいて、第1マイクロプロ
セッサ21の第0ビットD0 乃至第7ビットD7 と第5の
メモリ35の第0ビットD0 乃至第7ビットD7 及び第4
のメモリ34の第0ビットD0 乃至第7ビットD7 とを接
続するようデータバス40間の接続を切り替える、つまり
切替手段2 を介して第1マイクロプロセッサ21と第4及
び第5のメモリ34,35 とを接続するとともに、この第1
マイクロプロセッサ21と第4及び第5のメモリ34,35 と
の接続に関わらない他のデータバスの出力をハイインピ
ーダンスにする。なお、このとき、第2及び第3のマイ
クロプロセッサ22,23 も、それらに接続されたデータバ
ス40及びアドレスバス50への出力をハイインピーダンス
にする。
【0034】また、切替手段2 は、第2マイクロプロセ
ッサ22が第2のメモリ32にアクセスするときは、第2マ
イクロプロセッサ22の第0ビットD0 乃至第7ビットD
7 が第2のメモリ32の第0ビットD0 乃至第7ビットD
7 に直接接続されたデータバス40によりアクセスするの
であるから、前述した制御信号に基づき、第2のマイク
ロプロセッサ22と第2のメモリ32とを接続するようデー
タバス40間の接続を切り替える、つまり第2マイクロプ
ロセッサ22と第1のメモリ31との接続に関わらない他の
データバス40の出力をハイインピーダンスにする。な
お、このとき、第1及び第3のマイクロプロセッサ21,2
3 も、それらに接続されたデータバス40及びアドレスバ
ス50への出力をハイインピーダンスにする。
【0035】また、切替手段2 は、第2のマイクロプロ
セッサ22が第1、第4又は第5のメモリ32,34,35のいず
れかにアクセスするときは、前述した制御信号に基づ
き、第2のマイクロプロセッサ22の第0ビットD0 乃至
第7ビットD7 と第1、第4又は第5のメモリ32,34,35
のいずれかの第0ビットD0 乃至第7ビットD7 とを接
続するようデータバス40間の接続を切り替える、つまり
切替手段2 を介して第2のマイクロプロセッサ22と第
1、第4又は第5のメモリ32,34,35のいずれかとを接続
するとともに、この第2のマイクロプロセッサ22と第
1、第4又は第5のメモリ32,34,35のいずれかとの接続
に関わらない他のデータバスの出力をハイインピーダン
スにする。なお、このとき、第1及び第3のマイクロプ
ロセッサ21,23も、それらに接続されたデータバス40及
びアドレスバス50への出力をハイインピーダンスにす
る。
【0036】かかるデータバス選択回路10にあっては、
第1乃至第3のマイクロプロセッサ21,22,23から選択さ
れた1つのマイクロプロセッサがメモリにアクセスする
際に、そのメモリは、アクセスするマイクロプロセッサ
のデータバス幅を有するだけ、イネーブル手段1 により
イネーブルにされている。従って、マイクロプロセッサ
は、そのデータバス幅によらずに、切替手段2 によりデ
ータバス40間の接続が切り替えられてメモリに接続され
る。よって、第1実施形態と同様に、マイクロプロセッ
サの有する性能を十分に活用することができる。
【0037】また、入力信号は、選択された1つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、第1実施形態と同様に、
このデータバス切替回路10に入力信号を入力するための
操作を別にしなくてもよくなる。
【0038】次に、本発明の第5実施形態を図4並びに
表1及び表2に基づいて以下に説明する。なお、第1実
施形態と実質的に同一の機能を有する素子には同一の符
号を付し、第1実施形態と異なるところのみ記す。第1
実施形態では、第1及び第2のマイクロプロセッサ21,2
2 が第1及び第2のメモリ31,32 にそれぞれアクセスす
るのに対し、本実施形態では、表1及び表2のMP1欄
及びMP2欄に示されたデータバス幅を有するマイクロ
プロセッサが、第1及び第2のメモリ31,32 にそれぞれ
アクセスする構成となっている。
【0039】詳しくは、このものは、第1のセレクタ1b
によりイネーブル手段1 が構成され、第2のセレクタ2b
により切替手段2 が構成されている。このイネーブル手
段1及び切替手段2 の動作を制御するために、表1及び
表2におけるMP1欄及びMP2欄に示されたマイクロ
プロセッサが、制御信号である入力信号のセレクト信号
SEL(MP1)及びセレクト信号SEL(MP2)を
出力する。MP1欄に示されたマイクロプロセッサは、
セレクト信号SEL(MP1)が「L」のとき、16ビ
ットのデータバス幅を有するマイクロプロセッサがメモ
リにアクセスし、セレクト信号SEL(MP1)が
「H」のとき、8ビットのデータバス幅を有するマイク
ロプロセッサがメモリにアクセスする。一方、MP2欄
に示されたマイクロプロセッサは、セレクト信号SEL
(MP2)が「H」のとき、16ビットのデータバス幅
を有するマイクロプロセッサがメモリにアクセスし、セ
レクト信号SEL(MP1)が「L」のとき、8ビット
のデータバス幅を有するマイクロプロセッサがメモリに
アクセスする。
【0040】
【表1】
【0041】また、このものは、アドレスをデコードし
たイネーブル信号である、メモリ用CS(空間A)及び
メモリ用CS(空間B)が、端子A及び端子Bからそれ
ぞれ入力されるとともに、所定の演算をした後のイネー
ブル信号が、端子C乃至端子Eからそれぞれ入力され
る。
【0042】また、このものは、MP1欄又はMP2欄
に示されたマイクロプロセッサのいずれかが出力した入
力信号であるハンドシェイク信号HLDAKが「H」の
とき、MP1欄に示されたマイクロプロセッサがメモリ
にアクセスするよう動作し、ハンドシェイク信号HLD
AKが「L」のとき、MP2欄に示されたマイクロプロ
セッサがメモリにアクセスするよう動作する。
【0043】まず、表1に基づいて、第1のセレクタ1b
つまりイネーブル手段1 の動作について説明する。#1
の場合、つまりMP1欄に示された16ビットのデータ
バス幅を有するマイクロプロセッサがメモリにアクセス
する場合、セレクト信号SEL(MP1)が「L」のと
き、端子Cから入力されたイネーブル信号を端子F及び
端子Gからチップセレクト信号CS1及びCS2として
出力して、第1及び第2のメモリ31,32 をそれぞれイネ
ーブルにする。
【0044】次に、#2の場合、つまりMP1欄及びM
P2欄にそれぞれ示された8ビットのデータバス幅を有
する2つのマイクロプロセッサがメモリにアクセスする
場合、セレクト信号SEL(MP1)が「H」のときで
あって、セレクト信号SEL(MP2)が「L」のと
き、端子Aから入力されたイネーブル信号を端子Fから
チップセレクト信号CS1として出力して、第2のメモ
リ32をイネーブルにするとともに、端子Bから入力され
たイネーブル信号を端子Gからチップセレクト信号CS
2としてを出力して、第1のメモリ31をイネーブルにす
る。
【0045】次に、#3の場合、つまりMP1欄にそれ
ぞれ示された8ビットのデータバス幅を有するマイクロ
プロセッサ及びMP2欄にそれぞれ示された16ビット
のデータバス幅を有するマイクロプロセッサがメモリに
アクセスする場合、セレクト信号SEL(MP1)及び
セレクト信号SEL(MP2)が共に「H」のときであ
って、いずれかのマイクロプロセッサが出力したハンド
シェイク信号HLDAKも「H」のとき、端子Dから入
力されたイネーブル信号を端子Fからチップセレクト信
号CS1として出力して、第2メモリ32をイネーブルに
するとともに、端子Eから入力されたイネーブル信号を
端子Gからチップセレクト信号CS2として出力して、
第1のメモリ31をイネーブルにする。
【0046】次に、#4の場合、つまり#3の場合と同
様に、8ビットのデータバス幅を有するマイクロプロセ
ッサ及び16ビットのデータバス幅を有するマイクロプ
ロセッサがメモリにアクセスする場合、前述したセレク
ト信号SEL(MP1)及びセレクト信号SEL(MP
2)が共に「H」のときであって、いずれかのマイクロ
プロセッサが出力したハンドシェイク信号HLDAKが
「L」のとき、端子Cから入力されたイネーブル信号を
端子F及び端子Gからチップセレクト信号CS1及びC
S2として出力して、第1及び第2のメモリ31,32 をそ
れぞれイネーブルにする。
【0047】次に、表2に基づいて、第2のセレクタ2b
つまり切替手段2 の動作について説明する。#5の場
合、つまりMP1欄に示された16ビットのデータバス
幅を有するマイクロプロセッサ及びMP2欄に示された
8ビットのデータバス幅を有するマイクロプロセッサが
メモリにアクセスするために、セレクト信号SEL(M
P1)及びセレクト信号SEL(MP2)が共に「L」
の場合、ハンドシェイク信号HLDAKが「H」のと
き、端子H、端子I、端子J及び端子Kのいずれも出力
がハイインピーダンス(Hi−Z)になっている。この
とき、MP1欄に示されたマイクロプロセッサが、1ワ
ード分、すなわち16ビットのデータバス幅でもって、
第1及び第2のメモリ31,32 に読出又は書込のためにア
クセスするよう、データバス40間の接続を切替えてい
る。
【0048】
【表2】
【0049】また、#5の場合、ハンドシェイク信号H
LDAK、読出信号R/W信号及びアドレスAA0 がい
ずれも「L」のとき、端子I及び端子Kのいずれも出力
がハイインピーダンスになり、端子Hから端子Jへとデ
ータが伝送される。このとき、MP2欄に示されたマイ
クロプロセッサが、下位の1バイト分、つまりDB0
至DB7 からなる8ビットのデータバス幅でもって、第
2のメモリ32に読出のためにアクセスするよう、データ
バス40間の接続を切替えている。
【0050】また、#5の場合、ハンドシェイク信号H
LDAKが「L」であって、読出信号R/W信号が
「H」であるとともに、アドレスAA0 が「L」のと
き、端子I及び端子Kのいずれも出力がハイインピーダ
ンスになり、端子Jから端子Hへとデータが伝送され
る。このとき、MP2欄に示されたマイクロプロセッサ
が、下位の1バイト分、つまりDB0 乃至DB7 からな
る8ビットのデータバス幅でもって、第2のメモリ32に
書込のためにアクセスするよう、データバス40間の接続
を切替えている。
【0051】また、#5の場合、ハンドシェイク信号H
LDAK及び読出信号R/W信号がいずれも「L」であ
るとともに、アドレスAA0 が「H」のとき、端子H及
び端子Kのいずれも出力がハイインピーダンスになり、
端子Iから端子Jへとデータが伝送される。このとき、
MP2欄に示されたマイクロプロセッサが、上位の1バ
イト分、つまりDB8 乃至DB15からなる8ビットのデ
ータバス幅でもって、第1のメモリ31に読出のためにア
クセスするよう、データバス40間の接続を切替えてい
る。
【0052】また、#5の場合、ハンドシェイク信号H
LDAKが「L」であって、読出信号R/W信号及びア
ドレスAA0 がのいずれもが「H」のとき、端子H及び
端子Kのいずれも出力がハイインピーダンスになり、端
子Jから端子Iへとデータが伝送される。このとき、M
P2欄に示されたマイクロプロセッサが、上位の1バイ
ト分、つまりDB8 乃至DB15からなる8ビットのデー
タバス幅でもって、第1のメモリ31に書込のためにアク
セスするよう、データバス40間の接続を切替えている。
【0053】#6の場合、つまりMP1欄に示された1
6ビットのデータバス幅を有するマイクロプロセッサ及
びMP2欄に示された16ビットのデータバス幅を有す
るマイクロプロセッサがメモリにアクセスするために、
セレクト信号SEL(MP1)が「L」であるととも
に、セレクト信号SEL(MP2)が「H」の場合、ハ
ンドシェイク信号HLDAKが「H」のとき、端子H、
端子I、端子J及び端子Kのいずれも出力がハイインピ
ーダンスになっている。このとき、MP1欄に示された
マイクロプロセッサが、1ワード分、すなわち16ビッ
トのデータバス幅でもって、第1及び第2のメモリ31,3
2 に読出又は書込のためにアクセスするよう、データバ
ス40間の接続を切替えている。
【0054】また、#6の場合、ハンドシェイク信号H
LDAK及び読出信号R/W信号がいずれも「L」のと
き、端子Hから端子Jへとデータが伝送されるととも
に、端子Iから端子Kへとデータが伝送される。このと
き、MP2欄に示されたマイクロプロセッサが、1ワー
ド分、つまり16ビットのデータバス幅でもって、第1
及び2のメモリ31,32 に読出のためにアクセスするよ
う、データバス40間の接続を切替えている。
【0055】また、#6の場合、ハンドシェイク信号H
LDAKが「L」であって、読出信号R/W信号が
「H」のとき、端子Jから端子Hへとデータが伝送され
るとともに、端子Kから端子Iへとデータが伝送され
る。このとき、MP2欄に示されたマイクロプロセッサ
が、1ワード分、つまり16ビットのデータバス幅でも
って、第1及び2のメモリ31,32 に書込のためにアクセ
スするよう、データバス40間の接続を切替えている。
【0056】#7の場合、つまりMP1欄に示された8
ビットのデータバス幅を有するマイクロプロセッサ及び
MP2欄に示された8ビットのデータバス幅を有するマ
イクロプロセッサがメモリにアクセスするために、セレ
クト信号SEL(MP1)が「H」であるとともに、セ
レクト信号SEL(MP2)が「L」の場合、ハンドシ
ェイク信号HLDAKが「H」のとき、端子H、端子
I、端子J及び端子Kのいずれも出力がハイインピーダ
ンスになっている。このとき、MP1欄に示されたマイ
クロプロセッサが、1バイト分、すなわち8ビットのデ
ータバス幅でもって、第1又は第2のメモリ31,32 に読
出又は書込のためにアクセスするよう、データバス40間
の接続を切替えている。
【0057】また、#7の場合、ハンドシェイク信号H
LDAK及び読出信号R/W信号がいずれも「L」のと
き、端子I及び端子Kのいずれも出力がハイインピーダ
ンスになり、端子Hから端子Jへとデータが伝送され
る。このとき、MP2欄に示されたマイクロプロセッサ
が、1バイト分、つまり8ビットのデータバス幅でもっ
て、第1又は第2のメモリ31,32 のいずれかに読出のた
めにアクセスするよう、データバス40間の接続を切替え
ている。
【0058】また、#7の場合、ハンドシェイク信号H
LDAKが「L」であって、読出信号R/W信号が
「H」のとき、端子I及び端子Kのいずれも出力がハイ
インピーダンスになり、端子Jから端子Hへとデータが
伝送されるとともに、このとき、MP2欄に示されたマ
イクロプロセッサが、1バイト分、つまり8ビットのデ
ータバス幅でもって、第1又は第2のメモリ31,32 のい
ずれかにアクセスするよう、データバス40間の接続を切
替えている。
【0059】#8の場合、つまりMP1欄に示された8
ビットのデータバス幅を有するマイクロプロセッサ及び
MP2欄に示された16ビットのデータバス幅を有する
マイクロプロセッサがメモリにアクセスするために、セ
レクト信号SEL(MP1)及びセレクト信号SEL
(MP2)が共に「H」の場合、ハンドシェイク信号H
LDAKが「H」のとき、端子H、端子I、端子J及び
端子Kのいずれも出力がハイインピーダンスになってい
る。このとき、MP1欄に示されたマイクロプロセッサ
が、下位の1バイト分、つまりDA0 乃至DA7 からな
る8ビットのデータバス幅でもって、第2のメモリ32に
読出又は書込のためにアクセスするよう、データバス40
間の接続を切替えている。
【0060】また、#8の場合、ハンドシェイク信号H
LDAKが「H」であって、読出信号R/W信号が
「L」であるとともに、アドレスAA0 が「H」のと
き、端子J及び端子Kのいずれも出力がハイインピーダ
ンスになり、端子Iから端子Hへとデータが伝送され
る。このとき、MP1欄に示されたマイクロプロセッサ
が、上位の1バイト分、つまりDA乃至DA15からなる
8ビットのデータバス幅でもって、第1のメモリ31に読
出のためにアクセスするよう、データバス40間の接続を
切替えている。
【0061】また、#8の場合、ハンドシェイク信号H
LDAK、 読出信号R/W信号及びアドレスAA0 がい
ずれも「H」のとき、端子J及び端子Kのいずれも出力
がハイインピーダンスになり、端子Hから端子Iへとデ
ータが伝送される。このとき、MP1欄に示されたマイ
クロプロセッサが、上位の1バイト分、つまりDA8
至DA15からなる8ビットのデータバス幅でもって、第
1のメモリ31に書込のためにアクセスするよう、データ
バス40間の接続を切替えている。
【0062】また、#8の場合、ハンドシェイク信号H
LDAK及び読出信号R/W信号がいずれも「L」であ
るとき、MP2欄に示されたマイクロプロセッサが、1
ワード分、つまり16ビットのデータバス幅でもって、
第1及び2のメモリ31,32 に読出のためにアクセスする
よう、データバス40間の接続を切替えている。
【0063】また、#8の場合、ハンドシェイク信号H
LDAKが「L」であって、読出信号R/W信号が
「H」のとき、端子Jから端子Hへとデータが伝送され
るとともに、端子Kから端子Iへとデータが伝送され
る。このとき、MP2欄に示されたマイクロプロセッサ
が、1ワード分、つまり16ビットのデータバス幅でも
って、第1及び第2のメモリ31,32 に書込のためにアク
セスするよう、データバス40間の接続を切替えている。
【0064】かかるデータバス選択回路10にあっては、
複数のマイクロプロセッサから選択された1つのマイク
ロプロセッサがメモリにアクセスする際に、そのメモリ
は、アクセスするマイクロプロセッサのデータバス幅を
有するだけ、イネーブル手段1 によりイネーブルにされ
ている。従って、マイクロプロセッサは、そのデータバ
ス幅によらずに、切替手段2 によりデータバス40間の接
続が切り替えられてメモリに接続される。よって、第1
実施形態と同様に、マイクロプロセッサの有する性能を
十分に活用することができる。
【0065】また、入力信号は、選択された1つのマイ
クロプロセッサが、切替手段2 の動作を制御するために
出力した制御信号であるから、このデータバス切替回路
に入力信号を入力するためのスイッチ操作等を別にしな
くてもよくなる。
【0066】また、セレクト信号SEL(MP1)及び
セレクト信号SEL(MP2)並びにハンドシェイク信
号HLDAKといった複数種の入力信号の組み合わせに
より、切替手段2 の制御動作の種類が多いものとなって
いる。
【0067】次に、本発明の第6実施形態を図5に基づ
いて以下に説明する。なお、第5実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第1実施
形態と異なるところのみ記す。第1実施形態では、ハン
ドシェイク信号HLDAKを用いて、メモリにアクセス
するマイクロプロセッサを選択していたが、本実施形態
では、スイッチSwの開閉信号により、選択する構成にし
ている。
【0068】かかるデータバス選択回路10にあっては、
第5実施形態と同様に、マイクロプロセッサの有する性
能を十分に活用することができる。また、複数種の入力
信号の組み合わせにより、切替手段2 の制御動作の種類
が多いものとなっている。
【0069】次に、本発明の第7実施形態を図6に基づ
いて以下に説明する。なお、第5実施形態と実質的に同
一の機能を有する素子には同一の符号を付し、第1実施
形態と異なるところのみ記す。第1実施形態では、ハン
ドシェイク信号HLDAKを用いて、メモリにアクセス
するマイクロプロセッサを選択していたが、本実施形態
では、MP1欄に示されたマイクロプロセッサから出力
された制御信号であるポート出力により、選択する構成
にしている。
【0070】かかるデータバス選択回路10にあっては、
第5実施形態と同様の効果を奏することができる。
【0071】なお、第1乃至第7実施形態で示されたマ
イクロプロセッサの有するデータバス幅は、8ビット、
16ビット又は32ビットであるが、これらのデータバ
ス幅に限るものではない。
【0072】また、第1乃至第4実施形態では、入力信
号は、セレクト信号又はハンドシェイク信号であるが、
例えば、入力信号を入力する操作をするようなときは、
スイッチ等の開閉信号でもよい。
【0073】また、第1乃至第7実施形態では、本デー
タバス切替回路10に接続されるマイクロプロセッサの数
が1乃至3のいずれかであるが、これらの数に限るもの
ではない。
【0074】また、第1乃至第7実施形態では、本デー
タバス切替回路10に接続されるメモリの数が1乃至4の
いずれかであるが、これらの数に限るものではない。
【0075】
【発明の効果】請求項1記載の発明は、複数のマイクロ
プロセッサから選択された1つのマイクロプロセッサが
メモリにアクセスする際に、そのメモリは、アクセスす
るマイクロプロセッサのデータバス幅を少なくとも有す
るだけ、イネーブル手段によりイネーブルにされてい
る。従って、マイクロプロセッサは、そのデータバス幅
によらずに、切替手段によりデータバス間の接続が切り
替えられてメモリに接続される。よって、従来の方法の
ように、大きいデータバス幅を有するマイクロプロセッ
サが、データバス幅を小さいものに合わせるようなこと
をしなくてもよくなり、マイクロプロセッサの有する性
能を十分に活用することができる。
【0076】請求項2記載の発明は、請求項1記載の発
明の効果に加えて、入力信号は、選択された1つのマイ
クロプロセッサが、切替手段の動作を制御するために出
力した制御信号であるから、このデータバス切替回路に
入力信号を入力するためのスイッチ操作等を別にしなく
てもよくなる。
【0077】請求項3記載の発明は、請求項1記載の発
明の効果に加えて、複数種の入力信号の組み合わせによ
り、切替手段の制御動作の種類を多くすることができ
る。
【0078】請求項4記載の発明は、請求項3記載の発
明の効果に加えて、制御信号は、複数のマイクロプロセ
ッサのいずれがメモリにアクセスするかを決定するハン
ドシェイク信号そのものであるから、ハンドシェイク信
号に基づいて、制御信号を別に形成しなくてもよくな
る。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示す回路図である。
【図2】本発明の第3実施形態を示す回路図である。
【図3】本発明の第4実施形態を示す回路図である。
【図4】本発明の第5実施形態を示す回路図である。
【図5】本発明の第6実施形態を示す回路図である。
【図6】本発明の第7実施形態を示す回路図である。
【符号の説明】 1 イネーブル手段 2 切替手段 10 データバス切替回路 21 第1のマイクロプロセッサ 22 第2のマイクロプロセッサ 23 第3のマイクロプロセッサ 31 第1のメモリ 32 第2のメモリ 33 第3のメモリ 34 第4のメモリ 35 第5のメモリ 40 データバス

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 複数のマイクロプロセッサから選択され
    た1つのマイクロプロセッサの有するデータバス幅と同
    一のデータバス幅を少なくとも有するだけのメモリを入
    力信号に基づきイネーブルにするイネーブル手段と、イ
    ネーブルにされたメモリと選択されたマイクロプロセッ
    サとを接続するよう入力信号に基づきデータバス間の接
    続を切り替える切替手段と、を備えたことを特徴とする
    データバス切替回路。
  2. 【請求項2】 前記入力信号は、複数種であることを特
    徴とする請求項1記載のデータバス切替回路。
  3. 【請求項3】 前記入力信号は、前記イネーブル手段及
    び前記切替手段の動作を制御するために複数の前記マイ
    クロプロセッサの少なくとも一方が出力した制御信号か
    らなることを特徴とする請求項1記載のデータバス切替
    回路。
  4. 【請求項4】 前記制御信号は、複数の前記マイクロプ
    ロセッサ間のハンドシェイク信号からなることを特徴と
    する請求項2記載のデータバス切替回路。
JP3824797A 1997-02-21 1997-02-21 データバス切替回路 Pending JPH10240679A (ja)

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