JPH1011392A - シリアルインターフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】シリアル転送処理時間を短縮するシリアルイン
ターフェース回路を提供することにある。 【解決手段】複数の入出力端子のうちいずれか１つを選
択し、シリアル転送を行うにあたり、アドレスバス１を
介して入力されるアドレスデータをデコードするデコー
ダ２と、デコーダ２から出力される複数の転送先を表わ
す複数の制御信号ＳＡ，ＳＢのＯＲ論理をとるＯＲゲー
ト３と、データバス４に接続され、シリアル転送を行う
データを一時記憶し、ＯＲゲート３の出力により制御さ
れる１つのシフトレジスタ５と、デコーダ２より出力さ
れる制御信号ＳＡ，ＳＢにより入出力端子Ａ，Ｂのうち
の１つを選択して１つのレジスタ５と接続するセレクタ
６とを有する。このレジスタ５を用い、データバス４お
よび入出力端子Ａ，Ｂ間のシリアル転送データを取り込
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルインターフ
ェース回路に関し、特に複数のシリアル転送先を備えた
シリアルインターフェース回路に関する。

【０００２】

【従来の技術】従来、かかるシリアルインターフェース
回路は、レジスタとフラグ回路を設け、複数の転送先と
シリアル転送を行う場合、１ビットあるいは複数ビット
のフラグ回路を制御することにより、特定した１つの転
送先とシリアルデータの転送を行っている。

【０００３】図３はかかる従来の一例を示すシリアルイ
ンターフェース回路のブロック図である。図３に示すよ
うに、このシリアルインターフェース回路は、アドレス
バス１に接続されレジスタアドレスをデコードする第１
のアドレスデコーダ２ａおよびフラグをデコードする第
２のアドレスデコーダ２ｂと、データバス４にそれぞれ
接続され、第１のデコーダ２ａの制御の基に複数の転送
先とデータのやりとりを行うためのデータを一時的に記
憶するシフトレジスタ５と、データバス４に接続され、
第２のデコーダ２ｂの制御の基に切り換え制御信号Ｓ
Ａ，ＳＢを出力する１ビットもしくは複数ビット構成の
転送先切り換えフラグ７と、転送先切り換えフラグ７か
らの制御信号ＳＡ，ＳＢによりレジスタ５とシリアル転
送用端子Ａ，Ｂのうちの１つとを接続するセレクタ６と
で構成される。

【０００４】これらシリアル転送用端子Ａ，Ｂは、共に
外部に配置されるシリアルインターフェース回路を備え
た半導体集積回路などのシリアル転送用端子と接続され
るが、これらシリアル転送用端子Ａ，Ｂは、実際にはそ
れぞれのシリアル転送に必要な１組の端子群である。例
えば、これら各端子はシリアルデータ入力端子，シリア
ルデータ出力端子，シリアルクロック入出力端子に相当
している。

【０００５】図４は図３に示すシリアルインターフェー
ス回路の動作を説明するための動作フロー図である。図
４に示すように、シリアル転送用端子Ａ，Ｂに接続され
る半導体集積回路（図示省略）などシリアル転送を行う
場合、まず転送先を選択するために、各種転送条件の設
定を行い、転送先切り換えフラグ７の操作命令を実行す
る。この転送先切り換えフラグ７の操作命令により、第
２のアドレスデコーダ２ｂは、アドレスバス１より受信
した転送先切り換えフラグ７のアドレスをデコードする
ので、転送先切り換えフラグ７はそれぞれの転送先（こ
こでは、ＡまたはＢ）に対応したデータをデータバス４
より受信する。このフラグ７に転送先データが設定され
ると、転送先切り換え制御信号ＳＡあるいはＳＢをセレ
クタ６に出力する。このセレクタ６は、転送先切り換え
制御信号ＳＡがアクティブ状態のとき、シリアル転送用
端子Ａを、また転送先切り換え制御信号ＳＢがアクティ
ブ状態のとき、シリアル転送用端子Ｂを選択する。

【０００６】ついで、デコーダ２ａによりシフトレジス
タ５のアドレスをデコードし、そのデコードされたシフ
トレジスタ５にデータバス４より転送データをライト／
リードする。これにより、所望のシリアル転送用端子Ａ
を介したシリアル転送が開始される。

【０００７】しかる後、シリアル転送用端子Ｂとのシリ
アル転送を必要とするときには、切り換えフラグ７のラ
イトを行い、同様にシフトレジスタ５へのライト／リー
ドを行ってから、端子Ｂを介したシリアル転送が開始さ
れる。

【０００８】このように、転送先をＡからＢ、あるいは
ＢからＡへ変更するたびに、転送先切り換えフラグ７の
操作命令を必要としている。

【０００９】

【発明が解決しようとする課題】上述した従来のシリア
ルインターフェース回路は、転送先を切り換えない場合
には、そのままでよいが、転送先を切り換える場合に
は、シフトレジスタへ転送データをライト／リードする
前に、転送先切り換えフラグを設定する必要があり、し
かも転送先を変更する度に転送先切り換えフラグの操作
命令を必要とする。このため、頻繁に転送先を切り換え
なければならない場合、例えば一体型のミニコンポにお
いて、チューナ，デッキ，ＣＤ等とのシリアル転送を行
う場合には、切り換えフラグ処理を行うため、シリアル
転送処理時間が増大するという欠点がある。

【００１０】本発明の目的は、かかるシリアル転送処理
時間を短縮することのできるシリアルインターフェース
回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明のシリアルインタ
ーフェース回路は、複数の入出力端子のうちいずれか１
つを選択し、シリアル転送を行うシリアルインターフェ
ース回路において、アドレスバスを介して入力される異
なる複数のアドレスデータをデコードするデコーダと、
前記デコーダから出力される複数の転送先を表わす複数
の制御信号のＯＲ論理をとるＯＲゲートと、データバス
に接続され、シリアル転送を行うデータを一時記憶する
とともに、前記ＯＲゲートの出力により制御される１つ
のシフトレジスタと、前記デコーダより出力される前記
複数の制御信号により前記複数の入出力端子のうちの１
つを選択して前記１つのレジスタと接続するセレクタと
を有し、前記データバスおよび前記複数の入出力端子間
のシリアル転送データを前記１つのシフトレジスタで取
り込むように構成される。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を示すシリアルインターフェース回路のブロック図で
ある。図１に示すように、本実施の形態のシリアルイン
ターフェース回路は、複数の入出力端子Ａ，Ｂのうちい
ずれか１つを選択し、シリアル転送を行うにあたり、ア
ドレスバス１を介して入力されるアドレスデータをデコ
ードするデコーダ２と、デコーダ２から出力される複数
の転送先を表わす複数の制御信号ＳＡ，ＳＢのＯＲ論理
をとるＯＲゲート３と、データバス４に接続され、シリ
アル転送を行うデータを一時記憶し、ＯＲゲート３の出
力により制御される１つのシフトレジスタ５と、デコー
ダ２より出力される制御信号ＳＡ，ＳＢにより入出力端
子Ａ，Ｂのうちの１つを選択してシフトレジスタ５と接
続するセレクタ６とを有する。このレジスタ５を用い、
データバス４および入出力端子Ａ，Ｂ間のシリアル転送
データを送出したり、取り込んだりする。

【００１３】特に、転送先切り換えの情報をシフトレジ
スタ５のアドレス自体に持たせるため、シフトレジスタ
５には２つのアドレスが割り当てられており、デコーダ
２はその２つのアドレスをデコードする。また、セレク
タ６はデコーダ２によるアドレス判定によって生成され
る転送先切り換え制御信号ＳＡ，ＳＢにより、転送先を
切り換える。

【００１４】図２は図１に示すシリアルインターフェー
ス回路の動作を説明するための動作フロー図である。図
２に示すように、シリアル転送用端子Ａによりシリアル
転送を行う際、転送条件の設定を行った後、シリアル転
送用端子Ａに割り当てられたシフトレジスタ５のアドレ
スに転送データをライト／リードする。このアドレスに
より、デコーダ２から出力される転送先切り換え制御信
号ＳＡのみがアクティブとなるので、セレクタ６はシリ
アル転送用端子Ａのみを選択し、シリアル転送が開始さ
れる。

【００１５】ついで、シリアル転送用端子Ｂによりシリ
アル転送を行う際には、シリアル転送用端子Ｂに割り当
てられたシフトレジスタ５のアドレスに転送データをラ
イト／リードする。これにより、転送先切り換え制御信
号ＳＢのみがアクティブとなるので、セレクタ６はシリ
アル転送用端子Ｂのみを選択し、シリアル転送が開始さ
れる。

【００１６】つまり、シフトレジスタ５にデータをライ
ト／リードするだけで、任意の転送先とシリアル転送を
開始することが可能である。また、転送条件の設定にあ
たっては、転送先切り換えフラグの設定が不要であるの
で、転送先切り換えフラグも不要となる。

【００１７】本実施の形態では、転送用端子を２つ設け
た例を説明したが、３つ以上の転送用端子を有する場合
にも同様に可能である。その場合には、転送用端子の数
に応じてシフトレジスタ５に同数のアドレスを割り当て
ればよい。

【００１８】本実施の形態によれば、シリアル転送時の
操作命令は１／２となり、シリアル転送処理時間を５０
％低減することができる。

【００１９】

【発明の効果】以上説明したように、本発明のシリアル
インターフェース回路は、１つのシフトレジスタに複数
のアドレスを割り当て、そのアドレスの判定により転送
先を切り換えることができるので、転送先切り換えフラ
グそのものが不要になる上、フラグの操作命令を不要に
できるという効果がある。具体的に、本発明によれば、
シリアル転送時の操作命令を従来の半分にでき、シリア
ル転送処理時間も５０％低減することができる。

【００２０】したがって、本発明は、転送先および転送
先切り換え頻度の多い装置のシリアル転送処理時間の低
減に特に有用であり、また転送先切り換えフラグも不要
となるため、ハードウェア低減およびコストダウンを実
現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すシリアルインター
フェース回路のブロック図である。

【図２】図１に示すシリアルインターフェース回路の動
作を説明するための動作フロー図である。

【図３】従来の一例を示すシリアルインターフェース回
路のブロック図である。

【図４】図３に示すシリアルインターフェース回路の動
作を説明するための動作フロー図である。

【符号の説明】

１ アドレスバス ２ デコーダ ３ ＯＲゲート ４ データバス ５ シフトレジスタ ６ セレクタ Ａ，Ｂ シリアルインターフェース入出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の入出力端子のうちいずれか１つを
   選択し、シリアル転送を行うシリアルインターフェース
   回路において、アドレスバスを介して入力される異なる
   複数のアドレスデータをデコードするデコーダと、前記
   デコーダから出力される複数の転送先を表わす複数の制
   御信号のＯＲ論理をとるＯＲゲートと、データバスに接
   続され、シリアル転送を行うデータを一時記憶するとと
   もに、前記ＯＲゲートの出力により制御される１つのシ
   フトレジスタと、前記デコーダより出力される前記複数
   の制御信号により前記複数の入出力端子のうちの１つを
   選択して前記１つのレジスタと接続するセレクタとを有
   し、前記データバスおよび前記複数の入出力端子間のシ
   リアル転送データを前記１つのシフトレジスタで取り込
   むことを特徴とするシリアルインターフェース回路。