JPH04168544A

JPH04168544A - 半導体記憶装置

Info

Publication number: JPH04168544A
Application number: JP29646190A
Authority: JP
Inventors: Mamoru Nomura; 守野村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1992-06-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、半導体記憶装置に係り、特にデータバスのＬ
ＳＢ　（最下位ビット）側とＭＳＢ（最上位ビット）側
の並び、即ちビット配列を反転させる機能を備えた半導
体記憶装置に関する。

［従来の技術］従来の半導体記憶装置（以下、「メモリ」と称する）は
、第４図に示すように実質的にメモリブロックのみで構
成され、入出力データバスＩＯ。

〜ＩＯＮとデータの出力制御を行うＯＥ端子とデータの
り−ド／ライトの制御を行うＷＥ端子とチップセレクト
を行うσ万端子を有している。

このような従来のメモリ１１を、デバイスのデータバス
と内部の演算器のＬＳＢ、ＭＳＢのビット並びが逆にな
っているような複数のデバイスでアクセスする場合につ
いて第５図を例にあげて説明する。ここではメモリとし
て第６図に示すように１ワードＮ＋１ビツトのメモリを
想定しており、メモリ１１のデータバスｌ０８−ＩＯＮ
とＮ＋１ビツトのデータとの関係は、第Ｎビットとｌ０
Ｎ１第Ｎ−１ビツトとｌ０ｓ−＋、同様に第０ビツトと
ＩＯ８のようになっているとする。このようなメモリ１
１へのデータの格納方法としては第７図に示すフォーマ
ットで格納する方法と第８図に示すフォーマットで格納
する方法とがある。第７図に示すフォーマットは、メモ
リ１１のデータバス■ＯＮとデバイス側のデータバスＩ
Ｏ，１メモリ１１のデータバス■ｏＮ−，とデバイス側
のデータバスＩＯＮ、−，といったように同じデータバ
スのビット番号同士を接続した場合である。第８図に示
すフォーマットは、メモリ１１のデータバスＩＯ。

とデバイス側のデータバス１００１メモリ１１のデータ
バスｌ０Ｎ−１とデバイス側のデータバスエ０１といっ
たようにデータバスのビット番号を大小反転して接続し
た場合である。また、デバイス側でもデータバスと内部
の演算器でのビットの並びには上述の２通りのフォーマ
ットがある。第５図において、デバイス１３は、第７図
のようにデータバスのＩＯｏとＬＳＢ１データバスのＩ
ＯｓとＭＳＢとが対応し、デバイス１４は、第８図のよ
うにデータバスのＩＯ，とＬＳＢ１データバスのＩＯ８
とＭＳＢとが対応しているものとする。

この場合のメモリ１１のビット並びは第７図即ちデバイ
ス１３を基準としているとする。デバイス１３がメモリ
１１をアクセスする場合、デバイス１３のデータバスＩ
Ｏｏ・・・ＩＯｓとメモリ１１のデータバスＩＯ，・・
・工ＯＮとは、夫々そのまま接続される。それに対して
デバイス１４がメモリ１１をアクセスする場合、デバイ
ス１３に対してデータバスのビット並びはＭＳＢ側とＬ
ＳＢ側が逆になるため、メモリ１１のＩＯ８とデバイス
１４のＩＯ，、メモリ１１のＩＯＮとデバイス１４のＩ
Ｏｏのように、デバイス１３のときとはメモリ１１のデ
ータバスとデバイス１４のデータバスのビット番号を大
小逆にして接続する。ホストＣＰＵ（中央処理装置）１
２はデバイス１３とデバイス１４にコマンドを出力する
。第５図に示すように、デバイス１３のデータバスとホ
ストＣＰＵＩ２のデータバスは、ビット番号同士対応す
るように接続されている。このため、ホストＣＰＵ１２
からデバイス１３にコマンドを出力する場合、そのまま
のコマンドをデータバスＩＯ８、工ｏ、・・・ＩＯＮか
ら出力すれば良い。しかしながら、デバイス１４のデー
タバスは、メモリ１１及びホストＣＰＵ１２のデータバ
スとはビット番号が逆の配列として接続されているため
、ホストＣＰＵ１２からデバイス１４にコマンドを出力
する場合、ホストＣＰＵ１２内でコマンドのビット並び
を逆にしてＬＳＢ側とＭＳＢ側を入れ換えてから出力す
る必要がある。

［発明が解決しようとする課題］このような従来のメモリでは、第５図のよう−に、デバ
イスのデータバスと内部の演算器のビット並びのＬＳＢ
側とＭＳＢ側が逆になっているような複数のデバイスか
らアクセスされる場合、一方のデバイスのデータバスと
メモリ１１のデータバスの番号を逆にして接続する必要
がある。また、ホストＣＰＵ１２からそのデバイスに出
力されるコマンドはホストＣＰＵ１２内でビット並びの
ＬＳＢ側とＭＳＢ側とを逆に変換してから出力する必要
があるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
データバスのビットの並びが異なる複数のデバイスをそ
のまま接続することができるメモリを提供することを目
的とする。

［課題を解決するための手段］本発明に係るメモリは、メモリブロックの入出力データ
バスを外部のデータバスに対してビット配列を切り換え
可能に接続する回路を設けたことを特徴とする。

［作用コ本発明のメモリにおいては、入出力データバスのビット
並びの反転を制御することができるので、データバスの
ビットの並びが異なる複数のデバイスをそのままこのメ
モリのデータバスと接続することができる。また、この
メモリとデバイスを接続するデータバスを通してホスト
ＣＰＵからデバイスへコマンドを与える場合、データバ
スに対してビットの並びを反転させることなくコマンド
を与えることができる。

［実施例］以下、添付の図面を参照して、本発明の実施例について
説明する。

第１図は、本発明の第１の実施例に係るメモリのブロッ
ク図である。

メモリ３は、メモリブロック１のデータバスＩＯ，，Ｉ
Ｏ，・・・ＩＯ，とメモリ３の外部データバスＩＯ８、
ＩＯ１・・・１０ｓとをこれらのビットの並びのＬＳＢ
側とＭＳＢ側とを反転切り換え可能に接続する回路を構
成する双方向バッファ２と、その双方向バッファ２の反
転の制御のための制御信号を与えるためのＲＥＶ端子と
、チップセレクト信号Ｃ８を受けるＯ８端子と、データ
のリード／ライトの制御を行うと共にリード／ライトの
際の双方向バッファ２の方向性の切換を行うＷＥ端子と
、出力制御を行うＯＥ端子とを有している。

ＲＥＶ端子はデータバスのビットの並びのＬＳＢ側とＭ
ＳＢ側とがメモリ３内のメモリブロック１とは逆のデバ
イスがメモリ３をアクセスする場合に「ハイ」にして、
データバスのビット並びのＬＳＢ側とＭＳＢ側とを切り
換える。従って、ＲＥＶ端子には、例えば、ビットの並
びのＬＳＢ側とＭＳＢ側とが逆のデバイスのメモリリー
ド信号ＭＲＤとメモリライト信号ＭＷＲとのＯＲをとっ
た信号を与える。

第２図は、第１図のメモリ３を用いて構成したシステム
の具体市な一例を示している。第２図は、デバイス５の
ビット並びのＬＳＢ側及びＭＳＢ側を基準としてメモリ
に格納する。デバイス５がメモリ３をアクセスする場合
、ＲＥＶ端子を「ロー」にして、双方向バッファ２を制
御し、デバイス５のデータバスとメモリ３のデータバス
とをビット番号同士が対応するように接続する。

デバイス６がメモリ３をアクセスする場合、ビット並び
のＬＳＢ側とＭＳＢ側とが逆であるため、このデバイス
６のメモリアクセスを示すＭＲＤ信号とＭＷＲ信号のＯ
Ｒをとった信号をメモリ３のＲＥＶ端子に入力し、双方
向バッファ２を切り換える。その結果、メモリ３のデー
タバスのビット並びのＬＳＢ側とＭＳＢ側とが切り換え
られ、デバイス６とメモリ３のメモリブロック１のデー
タバスのビット番号が大小逆になるように接続される。

また、ホストＣＰＵ４からデバイス６にコマンドを出力
する場合には、第５図の従来の例のようにデバイス６の
データバスのビットの並びのＬＳＢ側とＭＳＢ側とをホ
ストＣＰＵ４のデータバスとの間で反転させる必要がな
いため、ホストＣＰＵ４はデバイス５と全く同様にデバ
イス６にビットの並びを反転させることなくそのままコ
マンドを出力することができる。

第３図は、本発明の第２の実施例に係るメモリのブロッ
ク図である。

第３図では、メモリ３′内に、Ｏ８信号、ＷＥ倍信号び
ＯＥ倍信号もとに双方向バッファ２を切り換えるための
ＲＥＶ信号を生成するデコーダ１０を設けている。

この第２の実施例のメモリ３′では、Ｃ８信号、ＷＥ倍
信号びＯＥ倍信号デコーダ１０でデコードしてＲＥＶ信
号を生成する。従って、Ｃ８信号２に同期させてＷＥ倍
信号はＯＥ倍信号変化させることにより、メモリ３′の
データバスのビット並びのＬＳＢ側とＭＳＢ側とを反転
させることができ、外部のＲＥＶ端子が不要になる。

本発明は、上述の実施例に限定されず、例えば、双方バ
ッファ２の接続を変更する等、種々変形して実施するこ
とができる。

［発明の効果コ以上述べたように、本発明によれば、入出力データバス
のビット並びを制御することができるので、データバス
のビットの配列が異なる複数のデバイスをそのまま接続
することができ、しかも同一のデータバスを通してホス
トＣＰＵからコマンドを与える場合にも、データバスの
ビットの並びを変更することなくコマンドを与えること
ができるメモリを提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体記憶装置の構成
を示すブロック図、第２図は同実施例の半導体記憶装置
を用いる場合のシステムの構成を示すブロック図、第３
図は本発明の第２の実施例の半導体記憶装置の構成を示
すブロック図、第４図は従来の半導体記憶装置の一例の
構成を示すブロック図、第５図は第４図の半導体記憶装
置を用いる場合のシステムの構成を示すブロック図、第
６図は半導体記憶装置のフォーマットの一例を説明する
ための図、第７図はデータ格納フォーマットの一例を示
す図、第８図はデータ格納フォーマットの他の一例を示
す図である。

Claims

【特許請求の範囲】

（１）メモリブロックの入出力データバスを外部のデー
タバスに対してビット配列を切り換え可能に接続する回
路を設けたことを特徴とする半導体記憶装置。