JPS61251945A - 記憶装置のアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶装置のアクセス制御において、アクセスアドレスが
２つのブロックにまたがる場合のバイトマーク作成を、
前半のブロックにおいては、先頭アドレスから所望のア
ドレス方向に、後半のブロックにおいては、最終アドレ
スから逆方向へバイトマークを作成することにより、同
一のバイトマーク作成回路にてバイトマーク作成を可能
とする。

〔産業上の利用分野〕

本発明は記憶装置への書込みのアクセスがブロッククロ
スを生じる場合のバイトマークを作成するアクセス制御
方式に関するものである。

記憶装置は、一般に複数バイト（例えば８バイト）単位
で読出し／書込みが行われるが、一方アドレスの指定は
１バイト単位にできるようにされている。従って、記憶
装置への書込みに際しては、バイトマークを作成付加し
て８バイト中の書込み位置を指示する必要がある。

従って、バイトマークの作成の容易な、然も安価にバイ
トマーク作成の行える記憶装置のアクセス方式が要望さ
れている。

〔従来の技術〕

処理装置が、複数バイトのデータを主記憶装置に格納し
ようとしたとき、そのデータの前半分と後半分とが異な
るブロックに含まれる場合（ブロッククロス状態である
という）、第４図に示すように前半分のブロックのアク
セス制御は、与えられた論理先頭アドレスをアドレス変
換して得た実先頭アドレスとアクセス方向（増方向／減
方向）とアクセスレングスによって、バイトマークを作
成するバイトマーク作成回路７を用いてバイトマークを
作成して、アクセス方向に従って主記憶装置２に格納す
る。

後半分のブロックのアクセスの際には、上記論理先頭ア
ドレスにアクセスレングスを加えた値をアドレス変換し
て、前半分で処理したアクセスレングスとアクセス方向
から、後半分のブロックにおける先頭アドレスとアクセ
スレングスを演算回路８にて演算して、後半分のバイト
マークを作成するバイトマーク作成回路９を用いて後半
分のバイトマークを作成する。

従って、バイトマーク作成回路が２組必要となると共に
、後半分の先頭アドレスとアクセスレングスを前半分か
ら演算せねばならないと云う不都合を生じる。

尚、ブロック・とは３２バイト、又は６４バイト等の主
記憶装置とキャッシュメモリとの間のデータの置換単位
であり、アドレス変換を施される結果、論理アドレス上
では連続するブロックでも、主記憶装置の実アドレス上
では不連続なブロックとなることがある。

〔発明が解決しようとする問題点〕

この従来の方式は、バイトマーク作成回路を２個必要と
すると共に、演算回路も必要となると云う回路構成の煩
雑を生ずる。

本発明はこのような点にかんがみて創作されたもので、
簡易な構成の記憶装置のアクセス制御方式を提供するこ
とを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の記憶装置のアクセス制御方式の原理ブ
ロック図を示す。

処理部１−１から送出される実アドレスは制御部３の判
別回路４に入力される。判別回路４は、送られてきたア
ドレスが後半分のブロックにおける末尾アドレスであり
、アドレスのアクセス方向が増状態である第１のモード
状態と、後半分のブロックのブロックの末尾アドレスで
あり、アクセス方向が波状態である第２のモード状態と
のモード判別を行う。

判別回路４の判別結果は選択回路５に入力される。選択
回路５は、第１のモードの場合には、送られてきた末尾
実アドレス−１、第２のモードの場合には、送られてき
た末尾アドレス＋１をそれぞれ選択して、アクセス方向
をそれぞれ逆方向とするアクセス方向反転回路６を介し
てバイトマーク作成回路７に入力する。前半分のブロッ
クのアドレスアクセスの場合には、従来と同じく直接バ
イトマーク作成回路７に入力される。

〔作用〕

後半分のブロックのアクセスにおいても、データの末尾
から始まる逆方向のアクセスであるとみなすことによっ
て、元々何れのアクセス方向にもバイトマークの作成が
可能な、同一バイトマーク作成回路が使用でき、演算回
路を不要とする簡易な記憶装置のアクセス制御が可能と
なる。

〔実施例〕

第２図は本発明の実施例であって、判別回路４は、アン
ド回路４−１と４−２とインバート回路４−３とで構成
され、アクセス方向信号Ａ（増方向の場合に論理゛１゛
）とアドレス信号Ｂ及びそのアドレス信号が前半か後半
かを示す信号Ｂ’（後半分アドレスの場合に論理“１”
）が入力される。アクセス方向信号Ａが増の場合で、後
半分アドレスの場合（第１のモード）にアンド回路４−
１は通状態となり、アンド回路４−２はインバート回路
４−３によって不通状態となる。

逆にアクセス方向が減方向で、後半分アドレスの場合（
第２のモード）は、アンド回路４−１が不通状態、アン
ド回路４−２が通状態となる。

両アンド回路４−１　と４−２の出力は選択回路５に入
力される。選択回路５はアンド回路５−１と５−２とア
クセス方向反転回路６とで構成されている。

アンド回路５−２に（アドレス＋１）のアドレスが入力
され、一方のアンド回路５−１に（アドレス−１）のア
ドレスが入力される。例えば、第１のモードの場合にア
ンド回路５−１が通状態となる。

第２のモードの場合にアンド回路５−２が通状態となる
。これらの出力アドレスは、アクセス方向反転回路６で
それぞれ反転されて、オワ回路１０を介してバイトマー
ク作成回路７に入力される。

若し、アドレスが前半分であると（Ｂ’が論理′０゛）
、上記した判別回路４は不通状態となり、インバート回
路１１が通状態となり、アンド回路１２を通状態として
、与えられた実アドレスをそのままバイトマーク作成回
路７に入力する。

なお、ハイドマーク作成回路７がバイトマークを作成す
るに必要な要素のアクセス方向信号Ａとアドレス信号Ｂ
は、排他的論理和回路１３を介して入力され、アクセス
レングス信号Ｃは、直接入力される。

上記した動作を第３図のフローチャートで説明する。主
記憶装置のストア命令が出されると（１１、ブロックク
ロス状態をしらべる（２）。前部分（第１のブロック）
であれば（３）、ブロッククロスで無い場合（２）、先
頭実アドレスとアクセスレングスとを（４）、バイトマ
ーク生成回路に入力する（５）。

このバイトマークにて主記憶装置をアクセスする（６）
。

後半分（第２のブロック）については（３）、アクセス
方向の増減方向をしらべて（７）、減状態である、　　
と実アドレス＋１、増状態であると実アドレス−１する
（８）。面この場合のアドレスとは（先頭論理アドレス
＋アクセスレングス）に相当する実アドレスである。

これをアクセス方向反転して（９）、アクセスレングス
と共に（４）、バイトマーク生成回路に入力する（５）
。

〔発明の効果〕

以上述べてきたように、本発明によれば、きわめて簡易
な構成で、ブロッククロスのアドレスを前後部分区別す
ることなく、バイトマークの作成が行われ、記憶装置を
アクセスする回路を簡素化することができ、実用的に極
めて有用である。

【図面の簡単な説明】 第１図は本発明の記憶装置のアクセス制御方式の原理ブ
ロック図、 第２図は本発明の実施例のブロック図、第３図は本発明
のフローチャート、 第４図は従来のアクセス方式を説明するためのブロック
図、 図において、１はキャッシュメモリ、２は主記憶装置、
３は制御部、４は判別回路、５は選択回路、６はアクセ
ス方向反転回路である。 ト

Claims (1)

1. 【特許請求の範囲】 アクセスすべきデータの先頭アドレス、アクセスレング
   ス、及びアクセス方向に基づいてバイトマークを作成す
   る回路を備え、記憶装置のアクセス時にバイトマークを
   作成するようにされたデータ処理装置において、 アクセスすべきデータが２つのブロックにまたがる場合
   に、上記先頭アドレスを含む前半分ブロックにおいては
   、上記バイトマーク作成回路をそのまま用いて、バイト
   マークを作成すると共に、上記先頭アドレス、アドレス
   レングス、及びアクセス方向により定まる末尾アドレス
   を含む後半分ブロックにおいては、該末尾アドレスから
   上記アクセスの方向とは、逆の方向へのアクセスである
   とみなして上記同一のバイトマーク作成回路を用いてバ
   イトマークを作成するようにしたことを特徴とする記憶
   装置のアクセス制御方式。