JPH0476643A - 主記憶初期化制御方式 - Google Patents
主記憶初期化制御方式Info
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- JPH0476643A JPH0476643A JP2186215A JP18621590A JPH0476643A JP H0476643 A JPH0476643 A JP H0476643A JP 2186215 A JP2186215 A JP 2186215A JP 18621590 A JP18621590 A JP 18621590A JP H0476643 A JPH0476643 A JP H0476643A
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- 230000015654 memory Effects 0.000 claims abstract description 93
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 101000845012 Macrovipera lebetina Disintegrin lebein-1-alpha Proteins 0.000 description 1
- 101000845007 Macrovipera lebetina Disintegrin lebein-1-beta Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
複数個のメモリユニット（０，１，〜、ｎ）からなる主
記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳＵ）のアク
セスを制御する主記憶アクセス制御装置（ＭＡＣ） と
中央処理装置（ＣＰＵ）とで構成されるシステムにおけ
る主記憶初期化制御方式に関し、 主記憶装置（ＭＳＵ）の初期化を高速に行うことを目的
とし、 該主記憶アクセス制御装置（ＭＡＣ）で、上記中央処理
装置（ＣＰＵ）からの主記憶初期化指示コマンド■を受
け取ったとき、上記複数個のメモリユニット（０，１，
〜＋ｎ）を同時に選択する機構を設けて、該複数個のメ
モリユニット（０，１，〜、ｎ）を同時に選択する機構
からの同時選択信号■を用いて、該複数個のメモリユニ
ット（０，１，〜、ｎ）を並列に初期化するように構成
する。
記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳＵ）のアク
セスを制御する主記憶アクセス制御装置（ＭＡＣ） と
中央処理装置（ＣＰＵ）とで構成されるシステムにおけ
る主記憶初期化制御方式に関し、 主記憶装置（ＭＳＵ）の初期化を高速に行うことを目的
とし、 該主記憶アクセス制御装置（ＭＡＣ）で、上記中央処理
装置（ＣＰＵ）からの主記憶初期化指示コマンド■を受
け取ったとき、上記複数個のメモリユニット（０，１，
〜＋ｎ）を同時に選択する機構を設けて、該複数個のメ
モリユニット（０，１，〜、ｎ）を同時に選択する機構
からの同時選択信号■を用いて、該複数個のメモリユニ
ット（０，１，〜、ｎ）を並列に初期化するように構成
する。
（産業上の利用分野〕
本発明は、複数個のメモリユニット（０，１，〜、ｎ）
からなる主記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳ
Ｕ）のアクセスを制御する主記憶アクセス制御装置（Ｍ
ＡＣ） と、中央処理装置（ＣＰＵ）とで構成されるシ
ステムにおける主記憶初期化制御方式に関する。
からなる主記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳ
Ｕ）のアクセスを制御する主記憶アクセス制御装置（Ｍ
ＡＣ） と、中央処理装置（ＣＰＵ）とで構成されるシ
ステムにおける主記憶初期化制御方式に関する。
最近のメモリ素子の大容量化に伴い、主記憶装置（ＭＳ
Ｕ）の容量も大容量化の動向にあり、該大容量の主記憶
装置（ＭＳＵ）を備えたデータ処理システムにおいて、
電源投入時等におけるシステム立ち上げ時に、主記憶装
置（ＭＳ［Ｊ）の初期化に時間がかかる問題があり、高
速にシステムの立ち上げができる主記憶初期化制御方式
が必要とされるようになってきた。
Ｕ）の容量も大容量化の動向にあり、該大容量の主記憶
装置（ＭＳＵ）を備えたデータ処理システムにおいて、
電源投入時等におけるシステム立ち上げ時に、主記憶装
置（ＭＳ［Ｊ）の初期化に時間がかかる問題があり、高
速にシステムの立ち上げができる主記憶初期化制御方式
が必要とされるようになってきた。
〔従来の技術と発明が解決しようとする課題〕第３図は
従来の主記憶初期化制御方式を説明する図である。
従来の主記憶初期化制御方式を説明する図である。
先ず、中央処理装置１（ＣＰＵ） １からの指示（イニ
シャライズコマンド指示）で、主記憶アクセス制御装置
（ＭＡＣ） ２が、主記憶装置（ＭＳ［Ｉ） ３に対し
て、初期化、例えば、全°０゛の書き込みを行う場合、
従来方式においては、該中央処理装置（ＣＰＵ） １か
らの初期化コマンド（イニシャライズコマンド）のを、
複数個のメモリュニッＩ−（０，１，〜、ｎ） ３０に
対して、アドレス情報と共に、順次送出し、該主記憶ア
クセス制御装置（ＭＡＣ） ２で、該アドレスをデコー
ド回路２１でデコードして、対応する主記憶装置（ＭＳ
ＩＩ） ３のメモリユニット（０，１，〜、ｎ） ３０
を選択する信号（イネーブル信号）■を、順次送出する
ことで、該初期化（イニシャライズ）を行っていた為、
該初期化の処理に多くの時間がかかっていた。
シャライズコマンド指示）で、主記憶アクセス制御装置
（ＭＡＣ） ２が、主記憶装置（ＭＳ［Ｉ） ３に対し
て、初期化、例えば、全°０゛の書き込みを行う場合、
従来方式においては、該中央処理装置（ＣＰＵ） １か
らの初期化コマンド（イニシャライズコマンド）のを、
複数個のメモリュニッＩ−（０，１，〜、ｎ） ３０に
対して、アドレス情報と共に、順次送出し、該主記憶ア
クセス制御装置（ＭＡＣ） ２で、該アドレスをデコー
ド回路２１でデコードして、対応する主記憶装置（ＭＳ
ＩＩ） ３のメモリユニット（０，１，〜、ｎ） ３０
を選択する信号（イネーブル信号）■を、順次送出する
ことで、該初期化（イニシャライズ）を行っていた為、
該初期化の処理に多くの時間がかかっていた。
本発明は上記従来の欠点に鑑み、複数個のメモリユニッ
ト（０，１，〜、ｎ）からなる主記憶装置（ＭＳＵ）と
、該主記憶装置（ＭＳＵ）のアクセスを制御する主記憶
アクセス制御装置（ＭＭＣ）と、中央処理装置（ＣＰＵ
）とで構成されるシステムにおいて、主記憶装置（ＭＳ
ＩＪ）の初期化を高速に行うことができる、主記憶初期
化制御方式を捉供することを目的とするものである。
ト（０，１，〜、ｎ）からなる主記憶装置（ＭＳＵ）と
、該主記憶装置（ＭＳＵ）のアクセスを制御する主記憶
アクセス制御装置（ＭＭＣ）と、中央処理装置（ＣＰＵ
）とで構成されるシステムにおいて、主記憶装置（ＭＳ
ＩＪ）の初期化を高速に行うことができる、主記憶初期
化制御方式を捉供することを目的とするものである。
第１図は本発明の原理構成図である。
上記の問題点は下記の如くに構成された主記憶初期化制
御方式によって解決される。
御方式によって解決される。
複数個のメモリュニッＩ−（０，１，〜、ｎ） ３０か
らなる主記憶装置（ＭＳＵ） ３と、核上記憶装置（Ｍ
Ｓｔｌ） ３のアクセスを制御する主記憶アクセス制御
装置（ＭＭＣ） ２と、中央処理装置（ＣＰＵ） １と
で構成されるシステムにおいて、 該主記憶アクセス制御語！（ＭＡＣ） ２で、上記中央
処理装置（ＣＰＵ） ｌからの主記憶初期化指示コマン
ド■を受け取ったとき、上記複数個のメモリュニッ１−
（０，１，〜、ｎ） ３０を同時に選択する機構２２を
設けて、 該複数個のメモリユニット（０，１，〜、ｎ） ３０ヲ
同時に選択する機構２２からの同時選択信号■により、
該複数個のメモリユニ・ント（０，１，〜、ｎ） ３０
を並列に初期化するように構成する。
らなる主記憶装置（ＭＳＵ） ３と、核上記憶装置（Ｍ
Ｓｔｌ） ３のアクセスを制御する主記憶アクセス制御
装置（ＭＭＣ） ２と、中央処理装置（ＣＰＵ） １と
で構成されるシステムにおいて、 該主記憶アクセス制御語！（ＭＡＣ） ２で、上記中央
処理装置（ＣＰＵ） ｌからの主記憶初期化指示コマン
ド■を受け取ったとき、上記複数個のメモリュニッ１−
（０，１，〜、ｎ） ３０を同時に選択する機構２２を
設けて、 該複数個のメモリユニット（０，１，〜、ｎ） ３０ヲ
同時に選択する機構２２からの同時選択信号■により、
該複数個のメモリユニ・ント（０，１，〜、ｎ） ３０
を並列に初期化するように構成する。
即ち、本発明によれば、中央処理装置（ＣＰＵ）から初
期化（イニシャライズ）コマンド■が送出されると、該
初期化コマンド■を受信した主記憶アクセス制御装置（
ＭＭＣ）において、複数個のメモリユニット０，１．〜
．ｎを同時にイネーブルする為の選択信号■を生成する
機構、具体的には、アドレスデコード回路のデコード信
号に、上記初期化信号を、例えば、論理和して、複数個
の選択信号（イネーブル信号：メモリセレクトＯｌ、〜
ｎ信号）■を生成する機構を設けて、一つの初期化コマ
ンドで、該複数個のメモリユニット０，１゜〜、ｎを同
時に選択し、該複数個のメモリユニットｏ、ｉ、〜、ｎ
を並列に初期化するようにしたものである。
期化（イニシャライズ）コマンド■が送出されると、該
初期化コマンド■を受信した主記憶アクセス制御装置（
ＭＭＣ）において、複数個のメモリユニット０，１．〜
．ｎを同時にイネーブルする為の選択信号■を生成する
機構、具体的には、アドレスデコード回路のデコード信
号に、上記初期化信号を、例えば、論理和して、複数個
の選択信号（イネーブル信号：メモリセレクトＯｌ、〜
ｎ信号）■を生成する機構を設けて、一つの初期化コマ
ンドで、該複数個のメモリユニット０，１゜〜、ｎを同
時に選択し、該複数個のメモリユニットｏ、ｉ、〜、ｎ
を並列に初期化するようにしたものである。
従って、中央処理装置（ＣＰＵ）からの−度の初期化コ
マンド■によって、該複数個のメモリユニット０，１．
〜．ｎを並列に初期化でき、従来１つのメモリユニット
を初期化する時間で、該主記憶装置＜ＭＳＵ）全体を初
期化でき、その初期化時ＣＸ１を大幅に短縮できる効果
がある。
マンド■によって、該複数個のメモリユニット０，１．
〜．ｎを並列に初期化でき、従来１つのメモリユニット
を初期化する時間で、該主記憶装置＜ＭＳＵ）全体を初
期化でき、その初期化時ＣＸ１を大幅に短縮できる効果
がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図は本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であって、主記憶アクセス制
御装置（ＭへＣ） ２で、中央処理装置（ＣＰｔｌ）
１から初期化コマンド■を受信したとき、複数個のメモ
リユニット（０，１，〜、ｎ） ３０に対して、同時に
選択する信号（メモリセレクト０，１．〜ｎ）■を生成
して、複数個のメモリユニット（０，１〜、ｎ） ３０
を並列に初期化する手段２２が、本発明を実施するのに
必要な手段である。尚、全図を通して同じ符号は同じ対
象物を示している。
発明の一実施例を示した図であって、主記憶アクセス制
御装置（ＭへＣ） ２で、中央処理装置（ＣＰｔｌ）
１から初期化コマンド■を受信したとき、複数個のメモ
リユニット（０，１，〜、ｎ） ３０に対して、同時に
選択する信号（メモリセレクト０，１．〜ｎ）■を生成
して、複数個のメモリユニット（０，１〜、ｎ） ３０
を並列に初期化する手段２２が、本発明を実施するのに
必要な手段である。尚、全図を通して同じ符号は同じ対
象物を示している。
以下、第１図を参照しながら、第２図によって、本発明
の主記憶初期化制御方式を説明する。
の主記憶初期化制御方式を説明する。
先ず、中央処理装置（ＣＰＵ）１から初期化コマンド■
が送出されてくると、主記憶アクセス制御装置（ＭＡＣ
） ２では、コマンドデコード回路２０１で該初期化コ
マンドをデコードし、初期化（イニシャライズ）コマン
ド信号を出力する。
が送出されてくると、主記憶アクセス制御装置（ＭＡＣ
） ２では、コマンドデコード回路２０１で該初期化コ
マンドをデコードし、初期化（イニシャライズ）コマン
ド信号を出力する。
本発明においては、同時に中央処理装置（ＣＰｔｌ）１
から送られてくるアドレスのメモリユニット選択ビット
をデコードするアドレスデコーダ２１】から出力されて
いる各メモリユニット（０，１，〜、ｎ）３０を選択す
る信号■と、上記初期化コマンド■をデコードした初期
化コマンド信号（イニシャライズ信号）とを論理和する
機構２２を設けて、」二記中央処理装置ｆ（ＣＰＵ）
１からの初期化コマンド■を検出した信号（初期化コマ
ンド信号）を用いて、複数個のメモリユニット（０，１
，〜、ｎ） ３０を同時に選択する信号（メモリセレク
ト信号０．１．〜ｎ）■を生成する。
から送られてくるアドレスのメモリユニット選択ビット
をデコードするアドレスデコーダ２１】から出力されて
いる各メモリユニット（０，１，〜、ｎ）３０を選択す
る信号■と、上記初期化コマンド■をデコードした初期
化コマンド信号（イニシャライズ信号）とを論理和する
機構２２を設けて、」二記中央処理装置ｆ（ＣＰＵ）
１からの初期化コマンド■を検出した信号（初期化コマ
ンド信号）を用いて、複数個のメモリユニット（０，１
，〜、ｎ） ３０を同時に選択する信号（メモリセレク
ト信号０．１．〜ｎ）■を生成する。
一方、中央処理装置（ＣＰＵ） １からの主記憶アドレ
スの内、ユニット内アドレスと、上記コマンドデコード
回路２０１からのメモリユニット起動信号■が出力され
るので、該メモリユニット起動信号■と、メモリセレク
ト０，１．〜．ｎ■と、ユニット内アドレスとにより、
複数個のメモリユニット（０，１，〜＋ｎ） ３０を並
列に初期化する。
スの内、ユニット内アドレスと、上記コマンドデコード
回路２０１からのメモリユニット起動信号■が出力され
るので、該メモリユニット起動信号■と、メモリセレク
ト０，１．〜．ｎ■と、ユニット内アドレスとにより、
複数個のメモリユニット（０，１，〜＋ｎ） ３０を並
列に初期化する。
このように、本発明は、複数個のメモリユニット０，１
．〜．ｎからなる主記憶装置（？’ｌＳυ）と、該主記
憶装置（ＭＳＩ＋）のアクセスを制御する主記憶アクセ
ス制御装置（ＭＭＣ）と、中央処理装置（ＣＰＵ）とで
構成されるシステムにおいて、主記憶アクセス制御装置
（ＭＡＣ）で、中央処理装置（ＣＰ［Ｉ）から初期化コ
マンド■を受信したとき、複数個のメモリュニッｌ−０
，’Ｉ、〜、ｎを、同時に選択する信号（メモリセレク
トＯ，Ｉ、〜、ｎ）■を生成して、複数個のメモリユニ
ット０，１．〜．ｎを並列に初期化するようにした所に
特徴がある。
．〜．ｎからなる主記憶装置（？’ｌＳυ）と、該主記
憶装置（ＭＳＩ＋）のアクセスを制御する主記憶アクセ
ス制御装置（ＭＭＣ）と、中央処理装置（ＣＰＵ）とで
構成されるシステムにおいて、主記憶アクセス制御装置
（ＭＡＣ）で、中央処理装置（ＣＰ［Ｉ）から初期化コ
マンド■を受信したとき、複数個のメモリュニッｌ−０
，’Ｉ、〜、ｎを、同時に選択する信号（メモリセレク
トＯ，Ｉ、〜、ｎ）■を生成して、複数個のメモリユニ
ット０，１．〜．ｎを並列に初期化するようにした所に
特徴がある。
以上、詳細に説明したように、本発明の主記憶初期化制
御方式は、複数個のメモリユニット ０，１゜〜、ｎか
らなる主記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳＵ
）のアクセスを制御する主記憶アクセス制御装置（ＭＡ
Ｃ）と、中央処理装置（ＣＰＵ）とで構成されるシステ
ムにおいて、核上記憶アクセス制御装置（ＭへＣ）で、
上記中央処理装置（ＣＰＵ）からの主記憶初期化指示コ
マンド■を受け取ったとき、上記複数個のメモリユニッ
ト０，１．〜．ｎを同時に選択する機構を設けて、該複
数個のメモリユニット０．１〜．ｎを同時に選択する機
構からの同時選択信号■により、該複数個のメモリユニ
ット０．１．〜．ｎを並列に初期化するようにしたもの
であるので、１個のメモリユニットに対する初期化時間
と同じ時間で、上記複数個のメモリュニッＩ−０，Ｌ
〜１口から構成されている主記憶装置を初期化すること
ができる効果がある。
御方式は、複数個のメモリユニット ０，１゜〜、ｎか
らなる主記憶装置（ＭＳＵ）と、該主記憶装置（ＭＳＵ
）のアクセスを制御する主記憶アクセス制御装置（ＭＡ
Ｃ）と、中央処理装置（ＣＰＵ）とで構成されるシステ
ムにおいて、核上記憶アクセス制御装置（ＭへＣ）で、
上記中央処理装置（ＣＰＵ）からの主記憶初期化指示コ
マンド■を受け取ったとき、上記複数個のメモリユニッ
ト０，１．〜．ｎを同時に選択する機構を設けて、該複
数個のメモリユニット０．１〜．ｎを同時に選択する機
構からの同時選択信号■により、該複数個のメモリユニ
ット０．１．〜．ｎを並列に初期化するようにしたもの
であるので、１個のメモリユニットに対する初期化時間
と同じ時間で、上記複数個のメモリュニッＩ−０，Ｌ
〜１口から構成されている主記憶装置を初期化すること
ができる効果がある。
第１図は本発明の原理構成図
第２図は本発明の一実施例を示した図。
第３図は従来の主記憶初期化制御方式を説明する図。
である。
図面において、
１は中央処理装置（Ｃｒ’Ｕ）。
２は主記憶アクセス制御装置（ＭＭＣ） 。
２０はコマンド制御部
２０１ はコマンドデコード回路。
２１はデコード回路。
２１１ はアドレスデコーダ。
２２は同時選択機構。
３は主記憶装置（ＭＳＵ）。
３０はメモリユニット０，１．〜．ｎ。
■は初期化（イニシャライズ）コマンド。
■はメモリユニット同時選択信号、又は、メモリセレク
ト０ １． 〜．ｎ。 ■はアドレスのデコード信号。 ■はメモリユニット起動信号 をそれぞれ示す。
ト０ １． 〜．ｎ。 ■はアドレスのデコード信号。 ■はメモリユニット起動信号 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 複数個のメモリユニット（０，１，〜，ｎ）（３０）か
らなる主記憶装置（ＭＳＵ）（３）と、該主記憶装置（
ＭＳＵ）（３）のアクセスを制御する主記憶アクセス制
御装置（ＭＡＣ）（２）と、中央処理装置（ＣＰＵ）（
１）とで構成されるシステムにおいて、 該主記憶アクセス制御装置（ＭＡＣ）（２）で、上記中
央処理装置（ＣＰＵ）（１）からの主記憶初期化指示コ
マンド（１）を受け取ったとき、上記複数個のメモリユ
ニット（０，１，〜，ｎ）（３０）を同時に選択する機
構（２２）を設けて、 該複数個のメモリユニット（０，１，〜，ｎ）（３０）
を同時に選択する機構（２２）からの同時選択信号（２
）を用いて、該複数個のメモリユニット（０，１，〜，
ｎ）（３０）を並列に初期化することを特徴とする主記
憶初期化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186215A JPH0476643A (ja) | 1990-07-12 | 1990-07-12 | 主記憶初期化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186215A JPH0476643A (ja) | 1990-07-12 | 1990-07-12 | 主記憶初期化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476643A true JPH0476643A (ja) | 1992-03-11 |
Family
ID=16184386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186215A Pending JPH0476643A (ja) | 1990-07-12 | 1990-07-12 | 主記憶初期化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020087477A (ja) * | 2018-11-29 | 2020-06-04 | 北京地平▲線▼机器人技▲術▼研▲発▼有限公司Ｂｅｉｊｉｎｇ Ｈｏｒｉｚｏｎ Ｒｏｂｏｔｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏ．， Ｌｔｄ． | メモリアクセスを制御するための方法、機器、及び電子装置 |
| GB2561011B (en) * | 2017-03-31 | 2021-03-17 | Advanced Risc Mach Ltd | Initialisation of a storage device |
-
1990
- 1990-07-12 JP JP2186215A patent/JPH0476643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2561011B (en) * | 2017-03-31 | 2021-03-17 | Advanced Risc Mach Ltd | Initialisation of a storage device |
| US10964386B2 (en) | 2017-03-31 | 2021-03-30 | Arm Limited | Initialisation of a storage device |
| JP2020087477A (ja) * | 2018-11-29 | 2020-06-04 | 北京地平▲線▼机器人技▲術▼研▲発▼有限公司Ｂｅｉｊｉｎｇ Ｈｏｒｉｚｏｎ Ｒｏｂｏｔｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏ．， Ｌｔｄ． | メモリアクセスを制御するための方法、機器、及び電子装置 |
| US11144215B2 (en) | 2018-11-29 | 2021-10-12 | Beijing Horizon Robotics Technology Research And Development Co., Ltd. | Method, apparatus and electronic device for controlling memory access |
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