JPS6371736A - Ｒｏｍのパリテイビツト領域割当方式 - Google Patents
Ｒｏｍのパリテイビツト領域割当方式Info
- Publication number
- JPS6371736A JPS6371736A JP61216443A JP21644386A JPS6371736A JP S6371736 A JPS6371736 A JP S6371736A JP 61216443 A JP61216443 A JP 61216443A JP 21644386 A JP21644386 A JP 21644386A JP S6371736 A JPS6371736 A JP S6371736A
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- Japan
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- rom
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- program
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 4
- 101150065817 ROM2 gene Proteins 0.000 description 8
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 5
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
二個以上のＲＯＭにプログラムと該プログラムのパリテ
ィビットとを格納し、これを読出して動作する装置にお
いて、パリティビット格納用ＲＯＭの使用効率が悪いた
め、パリティビットをプログラム用ＲＯＭに格納し、プ
ログラムを読出すアドレスを変換することで、必要とす
るパリティビットを読出せるようにした。
ィビットとを格納し、これを読出して動作する装置にお
いて、パリティビット格納用ＲＯＭの使用効率が悪いた
め、パリティビットをプログラム用ＲＯＭに格納し、プ
ログラムを読出すアドレスを変換することで、必要とす
るパリティビットを読出せるようにした。
本発明はプログラムと該プログラムに付加するパリティ
ビットを格納するＲＯＭに係り、特に該パリティビット
を該ＲＯＭに格納する際に、ＲＯＭの利用率を向上させ
るためのＲＯＭのパリティピッ） ８ｍ域割当方式に関
する。
ビットを格納するＲＯＭに係り、特に該パリティビット
を該ＲＯＭに格納する際に、ＲＯＭの利用率を向上させ
るためのＲＯＭのパリティピッ） ８ｍ域割当方式に関
する。
プロセッサにより制？′ｎされる情報処理装置では、該
プロセッサに仕事を指示するプログラムをＲＯＭに格納
し７．１ｍ ＲＯＭからプログラムを読出すことで動作
している。
プロセッサに仕事を指示するプログラムをＲＯＭに格納
し７．１ｍ ＲＯＭからプログラムを読出すことで動作
している。
ところで、−ａに、このプログラムをＲＯＭから読出す
際、エラーチェックが行えるように、パリティビットが
プログラムに付加されるが、このパリティピントはプロ
グラムが格納されるＲＯＭとは別に設けたＲＯＭに格納
されている。
際、エラーチェックが行えるように、パリティビットが
プログラムに付加されるが、このパリティピントはプロ
グラムが格納されるＲＯＭとは別に設けたＲＯＭに格納
されている。
しかし、一般にＲＯＭはＮワード×８ビットで構成され
ており、パリティピントは１ビツトであるため、パリテ
ィビットを格納するＲＯＭの利用率が悪化する。従って
、この利用率向上を図ることが必要である。
ており、パリティピントは１ビツトであるため、パリテ
ィビットを格納するＲＯＭの利用率が悪化する。従って
、この利用率向上を図ることが必要である。
〔従来の技術〕
第３図は従来のパリティビット格納領域割当を説明する
図である。
図である。
第３図ｔａ）はプログラムを格納したＲＯＭＩに対し、
パリティビットを格納したＲＯＭ２を設けたもので、例
えばアドレスＭをＲＯＭＩとＲＯＭ２に送出することで
、ＲＯＭＩから８ビツトのプログラムが、ＲＯＭ２から
１ビツトのバリティビ、７トが読出される。
パリティビットを格納したＲＯＭ２を設けたもので、例
えばアドレスＭをＲＯＭＩとＲＯＭ２に送出することで
、ＲＯＭＩから８ビツトのプログラムが、ＲＯＭ２から
１ビツトのバリティビ、７トが読出される。
第３図（′ｂ）はプログラムを格納したＲＯＭＩと３に
対し、パリティビットを格納したＲ ＯＭ ２を設けた
もので、ＲＯＭＩとＲＯＭ ２をイネーブルとして、ア
ドレスＭを与えることにより、ＲＯＭＩから８ビツトの
プログラムが読出される。
対し、パリティビットを格納したＲ ＯＭ ２を設けた
もので、ＲＯＭＩとＲＯＭ ２をイネーブルとして、ア
ドレスＭを与えることにより、ＲＯＭＩから８ビツトの
プログラムが読出される。
又ＲＯＭ２からはＲＯＭＩに格納されたプログラム用の
パリティビットとＲＯＭ３に格納されたプログラム用の
パリティビットとが読出されるが、ＲＯＭ １又はＲＯ
Ｍ３をイネーブルとする信号で動作するマルチプレクサ
４により、ＲＯＭＩに格納されたプログラム用のパリテ
ィピントが選択される。
パリティビットとＲＯＭ３に格納されたプログラム用の
パリティビットとが読出されるが、ＲＯＭ １又はＲＯ
Ｍ３をイネーブルとする信号で動作するマルチプレクサ
４により、ＲＯＭＩに格納されたプログラム用のパリテ
ィピントが選択される。
又、ＲＯＭ３とＲＯＭ２をイネーブルとして、アドレス
Ｍを与えると、ＲＯＭ３からプログラムが、ＲＯＭ２か
らＲＯＭＩに格納されたプログラム用のパリティビット
とＲＯＭ３に格納されたプログラム用のパリティビット
が読出されるが、マルチプレクサ４によりＲＯＭ３に格
納されたプログラム用のパリティビットが選択される。
Ｍを与えると、ＲＯＭ３からプログラムが、ＲＯＭ２か
らＲＯＭＩに格納されたプログラム用のパリティビット
とＲＯＭ３に格納されたプログラム用のパリティビット
が読出されるが、マルチプレクサ４によりＲＯＭ３に格
納されたプログラム用のパリティビットが選択される。
第３図（ａｌの場合、読出し回路は最も簡易であるが、
ＲＯＭ２の利用率は最も悪く、ＲＯＭ２は１／８しか使
用されず、しかも、プログラムを格納するＲＯＭの数と
同数のパリティピントを格納するＲＯＭが必要であるた
め、実装スペースが多く必要で無駄が多すぎるという問
題がある。
ＲＯＭ２の利用率は最も悪く、ＲＯＭ２は１／８しか使
用されず、しかも、プログラムを格納するＲＯＭの数と
同数のパリティピントを格納するＲＯＭが必要であるた
め、実装スペースが多く必要で無駄が多すぎるという問
題がある。
第３図（ｂ）の場合、第３図（ａ）に比し読出し回路が
複雑となるが、ＲＯＭの使用効率は改善され、プログラ
ム用のＲＯＭが８個の時、最も利用効率が良い。しかし
、プログラム用ＲＯＭの個数が８より少なくなる程パリ
ティビット用ＲＯＭの利用効率が低下する。そして、プ
ログラム用ＲＯＭが１個の場合は第３図（ａ）の場合よ
り、読出し回路が複雑なだけ損失が大きいという問題が
ある。
複雑となるが、ＲＯＭの使用効率は改善され、プログラ
ム用のＲＯＭが８個の時、最も利用効率が良い。しかし
、プログラム用ＲＯＭの個数が８より少なくなる程パリ
ティビット用ＲＯＭの利用効率が低下する。そして、プ
ログラム用ＲＯＭが１個の場合は第３図（ａ）の場合よ
り、読出し回路が複雑なだけ損失が大きいという問題が
ある。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
ＲＯＭ５をプログラム格納領域とパリティビット領域７
とに分割し、ＲＯＭ ６も同様にプログラム格納領域と
パリティビット領域８とに分割する。
とに分割し、ＲＯＭ ６も同様にプログラム格納領域と
パリティビット領域８とに分割する。
そして、ＲＯＭりに格納されたプログラム用のパリティ
ビットはＲＯＭ６のパリティビット領域８に、ＲＯＭ６
に格納されたプログラム用のパリティビットはＲＯＭ５
のパリティビット領域７に格納する。
ビットはＲＯＭ６のパリティビット領域８に、ＲＯＭ６
に格納されたプログラム用のパリティビットはＲＯＭ５
のパリティビット領域７に格納する。
アドレス変換回路９はＲＯＭ５のプログラム領域のアド
レスを、ＲＯＭ６のパリティピッ）ｆｉｆｆ域８の該ア
ドレスに対応するプログラム用パリティビットが格納さ
れた領域のアドレスに変換し、且つこのアドレスに対応
するパリティビットを選択するためのビット選択信号を
、マルチプレクサ４に送出する。
レスを、ＲＯＭ６のパリティピッ）ｆｉｆｆ域８の該ア
ドレスに対応するプログラム用パリティビットが格納さ
れた領域のアドレスに変換し、且つこのアドレスに対応
するパリティビットを選択するためのビット選択信号を
、マルチプレクサ４に送出する。
ＲＯＭ５からはプログラムが読出されると共に、ＲＯＭ
６のパリティビット領域８からはアドレス変換回路９の
変換したアドレスで、該プログラム用パリティビットを
含む８ビツトが読出され、アドレス変換回路９の送出す
るビット選択信号で動作するマルチプレクサ４により、
必要とするパリティビットのみ抽出される構成とする。
６のパリティビット領域８からはアドレス変換回路９の
変換したアドレスで、該プログラム用パリティビットを
含む８ビツトが読出され、アドレス変換回路９の送出す
るビット選択信号で動作するマルチプレクサ４により、
必要とするパリティビットのみ抽出される構成とする。
上記構成とすることにより、アドレス変換回路９が変換
したアドレスでＲＯＭ６に設けたパリティビット領域８
から、必要とするパリティピッ番含む８ビツトが読出さ
れ、アドレス変換回路９が作成したビット選択信号によ
りマルチプレクサ４が必要なパリティビットのみ選択す
るため、パリティビット用のＲＯＭを専用に設ける必要
が無く、ＲＯＭの利用効率を高めることが出来る。
したアドレスでＲＯＭ６に設けたパリティビット領域８
から、必要とするパリティピッ番含む８ビツトが読出さ
れ、アドレス変換回路９が作成したビット選択信号によ
りマルチプレクサ４が必要なパリティビットのみ選択す
るため、パリティビット用のＲＯＭを専用に設ける必要
が無く、ＲＯＭの利用効率を高めることが出来る。
第１図において、ＲＯＭ５のプログラムを読出すため、
アドレスＭがＲＯＭ５に与えられる。このアドレスＭは
アドレス変換回路９により、ＲＯＭ５のアドレスＭに対
応するプログラム用パリティビットが格納されたＲＯＭ
６のパリティビット領域８のアドレスに変換される。
アドレスＭがＲＯＭ５に与えられる。このアドレスＭは
アドレス変換回路９により、ＲＯＭ５のアドレスＭに対
応するプログラム用パリティビットが格納されたＲＯＭ
６のパリティビット領域８のアドレスに変換される。
パリティビット領域８には、ＲＯＭ５のプログラム領域
のアドレス順に、例えば横方向に順次パリティビットが
格納されている。従って、このアドレス順に８ビツトず
つ区切ることで、アドレス変換回路９は目的とするパリ
ティビットが格納されているパリティビット領域８のア
ドレスを作成することが出来る。
のアドレス順に、例えば横方向に順次パリティビットが
格納されている。従って、このアドレス順に８ビツトず
つ区切ることで、アドレス変換回路９は目的とするパリ
ティビットが格納されているパリティビット領域８のア
ドレスを作成することが出来る。
又、この８ビツトの何番目に必要とするパリティビット
が有るかも判定することが可能であり、アドレス変換回
路９はマルチプレクサ４に送出するビット選択信号の作
成を行うことが出来る。
が有るかも判定することが可能であり、アドレス変換回
路９はマルチプレクサ４に送出するビット選択信号の作
成を行うことが出来る。
ＲＯＭ６のプログラムを読出す場合には、マルチプレク
サ４は８ビツト総てを送出するように制御される。
サ４は８ビツト総てを送出するように制御される。
又、ＲＯＭ５のパリティビット領域７に格納されたパリ
ティビットの読出しは、図示省略したアドレス変換回路
とマルチプレクサにより実施出来ることは、上記説明か
ら容易に類推可能であるため、詳細説明は省略する。
ティビットの読出しは、図示省略したアドレス変換回路
とマルチプレクサにより実施出来ることは、上記説明か
ら容易に類推可能であるため、詳細説明は省略する。
第２図は本発明の他の実施例を説明する図である。
第１図はＲＯＭが偶数個の場合を示すが、第２図はＲＯ
Ｍが奇数個の場合を示す。点線の矢印で示す如く、ＲＯ
Ｍ５のプログラム用のパリティビットはＲＯＭ６のパリ
ティビット領域８に格納され、ＲＯＭ６のプログラム用
のパリティビットはＲＯＭｌ０のパリティピッ） ｆｉ
Ｊ（域１１に格納され、ＲＯＭｌ０のプログラム用のパ
リティビットはＲＯＭ５のパリティビットｈ■域７に格
納される。
Ｍが奇数個の場合を示す。点線の矢印で示す如く、ＲＯ
Ｍ５のプログラム用のパリティビットはＲＯＭ６のパリ
ティビット領域８に格納され、ＲＯＭ６のプログラム用
のパリティビットはＲＯＭｌ０のパリティピッ） ｆｉ
Ｊ（域１１に格納され、ＲＯＭｌ０のプログラム用のパ
リティビットはＲＯＭ５のパリティビットｈ■域７に格
納される。
ＲＯＭ５のプログラムを読出す際、パリティビット領域
８のパリティビットを読出す方法は第１図と同様であり
、ＲＯＭ ６のプログラムを読出す際、パリティピット
ＳＲ域１１のパリティビットを読出す方法も、ＲＯＭｌ
０のプログラムを読出す際、パリティビット領域７のパ
リティビットを読出す方法も第１図と同様である。
８のパリティビットを読出す方法は第１図と同様であり
、ＲＯＭ ６のプログラムを読出す際、パリティピット
ＳＲ域１１のパリティビットを読出す方法も、ＲＯＭｌ
０のプログラムを読出す際、パリティビット領域７のパ
リティビットを読出す方法も第１図と同様である。
ちなみに、一般的な例えば形式２７１２８（１６に×８
ビット）のＲＯＭを使用して、本実施例のＲＯＭ利用率
を調べると、ＲＯＭが２個でプログラム領域が２８にバ
イトとなり、利用率は８７．５％となる。
ビット）のＲＯＭを使用して、本実施例のＲＯＭ利用率
を調べると、ＲＯＭが２個でプログラム領域が２８にバ
イトとなり、利用率は８７．５％となる。
これに対し、第１図（ａ）の場合はＲＯＭが４個でプロ
グラム領域が３２にバイトとなり、利用率は５０％とな
る。又、第１図（ｂｌの場合はＲＯＭが３個でプログラ
ム領域が３２にバイトとなり、利用率は６６．７％とな
る。
グラム領域が３２にバイトとなり、利用率は５０％とな
る。又、第１図（ｂｌの場合はＲＯＭが３個でプログラ
ム領域が３２にバイトとなり、利用率は６６．７％とな
る。
以上説明した如く、本発明はパリティビットを格納する
Ｒ ＯＭ ９５域の無駄を排除し、ＲＯＭの使用数を最
小とすることが可能であり、且つアドレス変換回路９は
論理回路で構成され、ＲＯＭの読出し用回路を構成する
ＬＳＩに含めることが出来るため、実装スペースも少な
くすることが出来る。
Ｒ ＯＭ ９５域の無駄を排除し、ＲＯＭの使用数を最
小とすることが可能であり、且つアドレス変換回路９は
論理回路で構成され、ＲＯＭの読出し用回路を構成する
ＬＳＩに含めることが出来るため、実装スペースも少な
くすることが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は本発明の他の実施例を説明する図、第３図は従
来のパリティピット格納領域割当を説明する図である。 図において、 １．２．３．５，６．１０はＲＯＭ、４はマルチプレク
サ、７．８．１１はパリティビット領域、 ９はアドレス変換回路である。 も １ 図 ７本発４月の矛＄の実力←、ｆチ］と塙も月ブろ２第
２ 閏
来のパリティピット格納領域割当を説明する図である。 図において、 １．２．３．５，６．１０はＲＯＭ、４はマルチプレク
サ、７．８．１１はパリティビット領域、 ９はアドレス変換回路である。 も １ 図 ７本発４月の矛＄の実力←、ｆチ］と塙も月ブろ２第
２ 閏
Claims (1)
- 【特許請求の範囲】 二個以上のＲＯＭ（５）（６）にプログラムと該プログ
ラムのエラーチェック用パリティビットを格納し、該プ
ログラムを読出して動作するプロセッサが制御する装置
において、 或るＲＯＭ（５）に格納されたプログラムを読出すアド
レスを、他のＲＯＭ（６）のパリティビット領域（８）
に格納されたパリティビットを読出すアドレスに変換す
るアドレス変換回路（９）と、 該アドレス変換回路（９）が変換したアドレスで読出さ
れた複数のパリティビットの中から、該アドレス変換回
路（９）が送出するパリティビット選択信号により、必
要とするパリティビットを選択するマルチプレクサ（４
）とを設け、 或るＲＯＭ（５）に格納されたプログラムを読出すと共
に、該プログラムのアドレスに対応して前記アドレス変
換回路（９）が変換したパリティビット領域（８）のア
ドレスで、他のＲＯＭ（６）に格納した該プログラム用
のパリティビットを含む複数のパリティビットを読出し
、前記マルチプレクサ（４）により必要とするパリティ
ビットを選択することを特徴とするＲＯＭのパリティビ
ット領域割当方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216443A JPS6371736A (ja) | 1986-09-12 | 1986-09-12 | Ｒｏｍのパリテイビツト領域割当方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216443A JPS6371736A (ja) | 1986-09-12 | 1986-09-12 | Ｒｏｍのパリテイビツト領域割当方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371736A true JPS6371736A (ja) | 1988-04-01 |
Family
ID=16688616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216443A Pending JPS6371736A (ja) | 1986-09-12 | 1986-09-12 | Ｒｏｍのパリテイビツト領域割当方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184146A (ja) * | 1989-12-13 | 1991-08-12 | Fujitsu General Ltd | パリティ検査方法 |
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
-
1986
- 1986-09-12 JP JP61216443A patent/JPS6371736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184146A (ja) * | 1989-12-13 | 1991-08-12 | Fujitsu General Ltd | パリティ検査方法 |
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
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