JPH11509663A - 命令キャッシュを備えたプロセッサ - Google Patents

Abstract

(57)【要約】 命令キャッシユは入力バス及び出力バスを持ち、この入力バスは、前記命令キャッシュにある記憶に対する命令のビットを受信し、前記出力バスは命令の前記ビットを並行して出力するための並列なラインのセットを有する。前記キャッシュのレイアウトを簡潔にするために、並列なラインのセット上の前記命令のビットの出力順序は、前記入力バスを介して前記ビットを受信する論理順序とは異なる。前記命令ワードのビットは、前記キャッシュにロードするより先にシャッフルされる。これらワードがキャッシュから読み取られる場合、これら読取りラインは交差しない。

Description

【発明の詳細な説明】 命令キャッシュを備えたプロセッサ 技術分野 本発明は、命令キャッシュを備えるコンピュータプロセッサ及びこのようなコ ンピュータプロセッサに対する命令を製造する方法に関する。 本発明は、特にＶＬＩＷ(Very Long Instruction Word)プロセッサと、このよ うなプロセッサに対する命令書式及びこのような命令書式を処理するための方法 及び装置とに関する。 背景技術 ＶＬＩＷプロセッサは、複数の供給スロットを含む命令ワードを持つ。これら プロセッサは複数の機能ユニットも含む。各機能ユニットは、既定の形の動作の セットを実行するためである。各機能ユニットがパイプライン法(pipe-linedman ner)で各マシンサイクルにおける命令を始めるＲＩＳＣと似ている。各供給スロ ットはそれぞれの動作を維持するためである。同一の命令ワードにおけるすべて の命令が前記プロセッサの１サイクルにおいて前記機能ユニットを並列に始める べきである。故に、このＶＬＩＷは良好な類似を実行する。 従って、典型的にＶＬＩＷマシーンにおける命令は、複数の動作を含む。汎用 のマシーンに関し、各動作は個々の命令で呼ばれる。しかしながら、このＶＬＩ Ｗマシーンにおいて各命令は動作又は無動作(dummy operations)からなる。 汎用プロセッサのように、ＶＬＩＷプロセッサは、例えば、このプロセッサ上 で実行するための命令ストリームを記憶するためのディスクドライブのようなメ モリ装置を使用する。ＶＬＩＷプロセッサは、汎用プロセッサのように、前記プ ロセッサに対し高帯域幅アクセスを可能にする命令ストリームの部分を記憶する ためのキャッシュも使用することができる。 前記ＶＬＩＷプロセッサにおけるこの命令は、プログラマ又はこれら動作から のコンパイラによって構築される。従って、前記ＶＬＩＷプロセッサでのスケ ジューリングは、ソフトウェアでの制御である。 前記ＶＬＩＷプロセッサは、以下のようなベクトルプロセッサ及びスーパース カラプロセッサのような並列プロセッサの他の形と比較される。ベクトルプロセ ッサは、同時に複数のデータアイテム上で実行される単一の動作を持つ。スーパ ースカラプロセッサは、ＶＬＩＷプロセッサのように良好な類似を実行するがＶ ＬＩＷプロセッサではい。このスーパースカラプロセッサは、ハードウェア動作 をスケジュールする。 長い命令ワードにより、前記ＶＬＩＷプロセッサは、キャッシュ使用に関する 問題を深刻にする。大きなコードサイズは特にキャッシュ誤り、即ち命令を必要 とする位置がキャッシュに無いことを引き起こす。大きなコードサイズは、より 高いメインメモリ帯域幅にコードを前記メインメモリから前記キャッシュに移す ことを必要にもする。 このアプリケーションに対する技術背景に関する更なる情報は、本特許出願の 発明者によって、共に審査中の特許出願に見ることができ、参考文献によってこ こで及び後述する先行文献中に加えられる同様の出願（出願人参照番号PHA23122 ）で指定され、これらは、参照によってここに加えられる。 −US Apphcation Ser.No.998,090,filed December29,1992(PHA21,777)、これ は、良好な類似を実施するためのＶＬＩＷプロセッサアーキテクチャを示し、 −US Apphcation Ser.No.142,648,filed October 25,1993(PHA1205)、これは 、ガードビットの使用を示し及び、 −US Application Ser.No.366,958,filed December 30,1994(PHA21,032)、こ れは、ＶＬＩＷアーキテクチャで使用するためのレジスタファイルを示す。 発明の開示 本発明は、キャッシュレイアウトを簡単にすることを目的とする。 本発明のもう一つの目的は、シャッフルされるビットストリームを製造する方 法を提供し、当該ビットストリームが簡単にされたキャッシュレイアウトを可能 にする。 本発明は、請求項１で述べられるようなコンピュータプロセッサを提供する。 これは、メインメモリ及び前記処理ユニットそれぞれへの接続の必要性を満たす ために、入力バス及び出力バスを別々にレイアウトすることを可能にする。従っ て、キャッシュレイアウトを簡単にするシャッフルされたビットストリームが使 用される。このキャッシュは、シャッフルされた命令ストリームを記憶し、記憶 手段からバスへとビットをマルチプレックスするので、これらビットはデシャッ フル(deshuffled)される。多数のラインは、前記記憶手段から前記バスへ読み取 られ、これらラインは互いに交差しない。 本発明は、請求項７で述べられるような方法にも関する。コンパイル及びリン クされる目的モジュールは、コンパイラ及び／又はリンカで製造され、コードは 、第２目的モジュールを製造するためにこのコンパイル及びリンクされたソフト ウェアをスウィズル(swizzle)するために受信される。この第２目的モジュール は、キャッシュ構造の出力バスワイヤが交差しない当該キャッシュ構造を使用す るキャッシュメモリから読み取られることに関しデスウィズル(deswizzle)する のに適する。 図面の簡単な説明 本発明を以下の図面を参照して限定されない例として説明される。 第１Ａ図は、本発明の圧縮された命令書式を使用するためのプロセッサを示す 。 第１Ｂ図は、第１Ａ図のプロセッサのＣＰＵの詳細を示す。 第２Ａ図から第２Ｅ図は、キャッシュに命令の可能な位置を示す。 第３図は、本発明に従うコードのコンピレーション及びリンクを説明する。 第４図は、圧縮及びシャッフリングモジュールのフローチャートである。 第５図は、第４図のボックス９０２を展開したもである。 第６Ａ図は、入力における命令キャッシュ１０３の機能を示す概略図である。 第６Ｂ図は、出力における命令キャッシュ１０３の一部の機能を示す概略図で ある。 第７図は、出力における命令キャッシュ１０４の機能を示す概略図である。 第８図は、伸張処理を説明する。 発明を実施するための最良の形態 第１Ａ図は、本発明に従うプロセッサの一般的な構成を示す。本発明に従うマ イクロプロセッサは、ＣＰＵ１０２、命令キャッシュ１０３及びデータキャッシ ュ１０５を含む。このＣＰＵは高帯域幅のバスでこれらキャッシュと接続される 。前記マイクロプロセッサは、命令ストリームが記憶されるメモリ１０４も含む 。 前記キャッシュ１０３は、５１２ビットのダブルワードを持つように構成され る。前記ワードにおける個々のバイトはアドレス可能であるが、前記ビットは不 可能である。バイトは８ビット長である。好ましくは、このダブルワードは１ク ロックサイクルで一つのワードをアクセス可能にする。 この命令ストリームは、圧縮された書式で命令として記憶される。この圧縮さ れた書式は、前記メモリ１０４と前記キャッシュ１０３との両方で使用される。 第１Ｂ図は、本発明に従うＶＬＩＷプロセッサの詳細を示す。このプロセッサ は、マルチポートレジスタファイル１５０、多数の機能ユニット１５１，１５２ ，１５３，…、及び命令供給レジスタ１５４を含む。このマルチポートレジスタ ファイルは、これら機能ユニットからの結果と、これら機能ユニットに対するオ ペランドとを記憶する。前記命令供給レジスタは、開始すべき動作を１クロック サイクルで含むための複数の供給スロットをこれら機能ユニット１５１，１５２ ，１５３，…上に並列に含む。伸張ユニット１５５は、この圧縮された命令を前 記命令キャッシュ１０３から前記ＩＩＲ１５４で使用可能な形式に変換する。 要するに、圧縮された命令は、前記供給スロットが当該圧縮された命令で使用 すべきことを特定する書式領域を含む。検索効果に対し、書式ビットは、この書 式ビットが関係する命令に先行する命令に記憶される。これは、命令検索のパイ プラインングを可能にする。Ｎ個の供給スロットマシーンに対し２^*Ｎの書式ビ ットが存在し、２ビットのＮ個の集合として構成される場合、各集合は供給スロ ットに対応する。１つの集合でのビットは、対応する供給スロットが用いられる べきか及び動作長が当該供給スロットに対する動作によって前記命令に占められ るかを特定する。 第３図は、どのようにソースコードがロード可能な圧縮された目的モジュール となるかの概略図を示す。始めに、このソースコード８０１は、目的モジュール ８０３の第１のセットを作るために、コンパイラ８０２によってコンパイルされ なければならない。これらモジュールは、目的モジュールの第２の形を作るため に、リンカ８０４でリンクされる。この後、このモジュールは、ロード可能なモ ジュール８０７を生むために８０６で圧縮及びシャッフルされる。 いかなる標準コンパイラ又はリンカも使用することができる。目的モジュール IIは、多くの標準データ構造を含む。これらは、ヘッダ、グローバル＆ローカル 記号テーブル、再配置情報に対する参照テーブル、セクションテーブル及びデバ ッグ情報を含み、この幾つかは、圧縮及びシャッフリングモジュール８０７で使 用される。前記目的モジュールIIは、テキスト区分を含み処理すべき命令が存在 する区分と前記テキストから生じる前記ソースファイルのトラックを保つソース 区分とを有する。 前記圧縮及びシャッフリングモジュールの高レベルフローチャートを第４図に 示す。９０１において、目的モジユールIIが読み込まれる。９０２において、前 記テキスト区分が処理される。９０３において、残りのセクションが処理される 。９０４において、前記ヘッダが更新される。９０５において、前記目的モジュ ールが出力される。 第５図は、ボックス９０２を展開したものである。１００１において、参照テ ーブル、すなわち再配置情報が集められる。１００２において、分岐ターゲット は圧縮されるべきではないので、これらは収集される。１００３において、ソフ トウェアは、ソース区分に多くのファイルが存在するかを確認するために調べる 。存在する場合、１００４において、次のファイルに対応する部分が検索され、 次に１００５において、前記部分が圧縮される。１００６において、前記ソース 区分におけるファイル情報が更新される。１００７において、前記ローカル記号 テーブルが更新される。 前記ソース区分にもはやファイルが存在しない場合、前記グローバル記号テー ブルが１００８で更新される。次に１００９において、前記テキスト区分におけ るアドレス参照が更新される。次に１０１０において、２５６ビットのシャッフ リングが生じる。このようなシャッフリングに対するモチベーションは、以下で 述べる。 第８図は、ボックス１００５を展開したものである。始めに、１１０１におい て、圧縮すべき命令が多数存在するかを判断する。存在する場合、次の命令が１ １０２で検索される。その後、前記命令における各動作は１１０３で圧縮され、 分散テーブルは１１０８で更新される。圧縮及びシャッフリングの結果として使 用されるこの分散テーブルは新しいデータ構造であり、この構造は以下に説明さ れる。次に１１０４において、命令における動作と後続する命令の書式ビットと の全てが結合される。結果として、現在の命令がアドレスを含むならば、前記参 照テーブルにおける再配置情報は、１１０５で更新されなければならない。１１ ０６において、前記テキスト区分におけるアドレス参照を更新するのに必要とさ れる情報が集められる。１１０７において、圧縮された命令は、出力ビットスト リングの端に添付され、制御はボックス１１０１に戻る。これ以上の命令がない 場合、制御はボックス１１０６に戻る。 前記分散テーブルは、本発明の圧縮及びシャッフリングの結果として使用され 、以下に説明される。 この参照テーブルは、命令ストリームによって用いられるアドレスの位置のリ ストと、これら位置で表にされる実際のアドレスの対応するリストとを含む。前 記コードが圧縮され場合及び前記コードがロードされる場合、前記アドレスは更 新されなければならない。従って、この参照テーブルは、この更新を許可するた めの回数だけ使用される。 しかしながら、前記コードが圧縮及びシャッフされる場合、前記アドレスの実 際のビットは、互いに分離され、再順序化される。それ故、この分散テーブルは 、前記参照テーブルにおける各々のアドレスに対し表にされる。ここでイーチビ ット（EACH BIT）は置かれている。好ましい実施例において、前記テーブルは、 ビット領域の幅、前記ソーステキストにおける前記アドレスの対応する記号から のオフセット、宛先テキストにある前記アドレスにおいて対応する記号から対応 するオフセットを表にする。 目的モジュールIIIは、前記プロセッサ上で実行するためにロードされ、この 分散テーブルは、前記ビットがデシャッフルされる前でさえ、更新すべき参照テ ーブルで表にされる前記アドレスを可能にする。 前記ＶＬＩＷプロセッサが上記に述べたように圧縮された命令を処理するため に、これら命令は伸張されるべきである。伸張後、これら命令は、好ましい実施 例の場合において、Ｎは５であるＮ個の供給スロットを持つ命令レジスタを満た すだろう。第９図は、伸張処理の概略図である。命令はメモリ１２０１、すなわ ちメインメモリ１０４又は命令キャッシュ１０５のどちらかから来る。次にこれ ら命令は、１２０３で伸張される前に１２０１でデシャッフルされなければなら ず、これらは以下で説明される。１２０３で伸張した後、これら命令は、前記Ｃ ＰＵ１２０４に進む。ＢＩＴ ＳＷＩＺＺＬＩＮＧ 命令が例えば５１２ビットダブルワードのように長いところでは、キャッシュ 構造は複雑となる。前記チップのレイアウトを簡単にするために前記命令のビッ トをスウィズルすることが利点となる。ここで、これらワードスウィズル及びシ ャッフルは、同じことを意味するのに用いる。以下は、スウィズルリングビット に対するアルゴリズムである。 ｆｏｒ（ｋ＝０；ｋ＜４；ｋ＝ｋ＋１） ｆｏｒ（ｉ＝０；ｉ＜８；ｉ＝ｉ＋１） ｆｏｒ（ｊ＝０；ｊ＜８；ｊ＝ｊ＋１） ｂｅｇｉｎ ｗｏｒｄ＿ｓｈｕｆｆｌｅｄ［ｋ^*６４＋ｊ^*８＋ｉ］＝ ｗｏｒｄ＿ｕｎｓｈｕｆｆｌｅｄ［（４^*ｉ＋ｋ）^*８＋ｊ］ ｅｎｄ ここでｉ，ｊ及びｋは整数記号を示し、ｗｏｒｄ＿ｓｈｕｆｆｌｅｄは、シャッ フルされたワードのビットを記憶するための行列であり、ｗｏｒｄ＿ｕｎｓｈｕ ｆｆｌｅｄは、シャッフルされないワードのビットを記憶するための行列である 。 このやり方において、ビットが前記“ｗｏｒｄ＿ｓｈｕｆｆｌｅｄ”に書か れた記号は、前記ビットが前記配列“ｗｏｒｄ＿ｕｎｓｈｕｆｆｌｅｄ”から読 み取られる記号の３ビットの論理ローテーションである。（ｎビットの論理ロー テーションにおいて、前記記号のビットはｎビットによって、より有効な位置へ と移され、当該記号のｎ個の最大有効ビットは、ｎ個の最小有効位置に置かれる 。）ｎ＝３ビットローテーションの特定の選択は、以下に記載された場合に対し 選択される。前記キャッシュからビットを読み取る空間的順序は、８（＝２ⁿｎ ＝３）個の異なるメモリバンクからのビットの周期的なインターリーブである。ＣＡＣＨＥ ＳＴＲＵＣＴＵＲＥ 第６Ａ図は、ＶＬＩＷ命令の効果的処理に有効なキャッシュ構造の入力に関す る機能を示す。このキャッシュは、それぞれ２ｋバイトである１６個のバンク６ ０１−６１６を含む。これらバンクは入力バス６１７を割り当てる。前記キャッ シュは２つのスタックに分割される。左側にあるスタックは、“ｌｏｗ”と呼ば れ、右側にあるスタックは、“ｈｉｇｈ”と呼ばれる。 このキャッシュは、一度に一つのバンクにのみ、この時一度に４バイトだけし か入力できない。アドレッシングは、前記バンクのどの４バイトが満たされるか を決める。前記キャッシュにおいて記憶すべき５１２ビットワード各々に対し、 ４バイトが各バンクに記憶される。各バンクの割り当てられた部分は、既定のワ ードのロードに対する各バンクの対応する部分を示すことを説明する。これら割 り当てられた部分は説明だけである。いかなる既定のワードも前記バンクの対応 する部分のどんなセットにもロードされる。 上記アルゴリズムに従ってスウィズルする後、このスウィズルされたワードのシ ーケンシャル４バイト部分は、以下のような順序６０８，６１６，６０６，６１ ４，６０４，６１２，６０２，６１０，６０７，６１５，６１３，６０３，６１ １，６０１，６０９でバンクにロードされる。このスウィズルされたワードの４ バイト部分のロード順序は、前記バンクを表しているボックス内にローマ数字で 示されている。 第６Ｂ図は、前記スウィズルされたワードが前記キャッシュから読み出される 方法を示す。第６Ｂ図は、前記低いスタックのバンクの割り当てられる位置のみ を示す。この高い部分はアナログである。割り当てられる部分６０１ａ−６０８ ａ各々は３２ビットを持つ。これらビットは、すなわち次のような順序６０８ａ −ビット０，６０７ａ−ビット０，…，６０１ａ−ビット０；６０８ａ−ビット １，６０７ａ−ビット１，…，６０１ａ−ビット１；…；６０８ａ−ビット３１ ，６０７ａ−ビット３１，…，６０１ａ−ビット３１で示される接続を使用する 出力バス上にロードされ、バス２５６ローと呼ばれる。これらの接続を使用する ことで、前記ワードは自動的にこの適切なビット順序へとデスウィズルされる。 ワイヤ６２０，６２１，…，６２２の束は、前記出力バス２５６ロー(output bus low)を一緒に形成する。これらワイヤは、交差することなく前記キャッシュ を通り前記出力へと通り抜ける。 出力に関して前記キャッシュは、第７図と類似している。前記ビットは、制御 ユニット７０４の制御下のスタックロー(stack low)７０１及びスタックハイ(st ack high)７０２から、当該ビットが上記で特定される出力順序にあることを保 証するシフトネットワーク７０３を通って読み出される。この方法において、前 記５１２ビットワードの全体の出力は、束６２０，６２１，…６２２とアナログ ワイヤとが交差すること無く保証される。 本発明は、ビットが事前にシャッフルされる命令ストリームのビットそれぞれ を記憶するための手段とこれらビットがデシャッフルされるようにビットを前記 記憶手段からバスへとマルチプレックスする手段とを有するコンピュータプロセ ッサにおける使用に対する命令キャッシュを提供する。前記マルチプレックス手 段は、前記記憶手段から前記バスへと通じる多数のラインを有し、当該ラインは 互いに交差しない。好ましくは、この命令ストリームは、ダブルワード書式であ り、前記キャッシュは、前記ダブルワード書式から第１のワードを記憶するため の第１のスタックと当該ダブルワード書式から第２のワードを記憶するための第 ２のスタックを有する。 好ましくは、前記スタックはバンクに構成され、出力バイトの各ビットに対し 一つのバンクが前記出力バスに存在する。マルチプレックス手段は、出力バイト を作るために各バンクから１ビット移すよう作用する。 好ましくは、前記キャッシュはｎ個の命令を記憶するためであり、ここでｎは 整変数であり、各バンクは前記ｎ個の命令の各々からそれぞれのビットを少なく とも１つ含む。各バンクは、出力ワードの各バイトに対してＲＡＭ列を含む。こ れらＲＡＭ列はｍ個の集合に構成され、ここでｍは前記出力ワードに多数のバイ トを示す整数であり、それぞれの集合は前記出力ワードの各ビットに対してそれ ぞれＲＡＭ列を含み、１つの集合における２つのＲＡＭ列は、同じバンクには存 在しない。前記マルチプレックス手段は、ｍ列のマルチプレックスを有し、各列 マルチプレックスは、ビットを前記それぞれの集合における各ＲＡＭ列から前記 出力ワードヘマルチプレックスするように作用する。 実施例において、前記命令キャッシュは、８個のバンクからなる第１及び第２ キャッシュを有し、各バンクは１ビット６４ＲＡＭセルの８個のＲＡＭ列を有し 、前記ＲＡＭ列は、８個のＲＡＭ列の集合に構成され、前記第１スタックはダブ ルワード出力の低位ビットを記憶するためであり、前記第２スタックは当該ダブ ルワード出力の高位ビットを記憶するためである。前記マルチプレックス手段は 、ビットを各それぞれの集合における各ＲＡＭ列から前記出力ワードヘマルチプ レックスするように作用する。 好ましくは、前記キャッシュは第１及び第２バスを有し、前記第１バスは出力 ワードの低位ビットを出力するためであり、前記第２バスは出力ワードの高位ビ ットを出力するためである。前記ビットのシャッフルの結果、前記第１及び第２ バスのラインは交差することなく前記プロセッサの同じ面に置かれる。 前記コンピュータプロセッサに対する命令ストリームを製造するために、コン ピュータ記憶媒体に記憶されたコンピュータソフトウェアは、 −コンパイラ及び／又はリンカで製造されるコンパイル及びリンクされる目的 モジュールであり、コンピュータ記憶媒体で記憶される当該目的モジュールを受 信するためのコード及び、 −第２目的モジュールは、キャッシュ構造の出力バスワイヤが交差しない当該 キャッシュ構造を使用するキャッシュメモリから読むことに対しスウィズルされ ることに適する当該第２目的モジュールを製造ために前記コンパイル及びリンク されるソフトウェアをスウィズルするためのコード、 を有するスウィズルされた命令を生成するために具備される。 好ましくは、コンピュータ記憶媒体に記憶され、スウィズルするためのコードは 、これらビットから前記命令に関するシャッフルされた命令のビットの位置を記 憶するための分散テーブルを生成する。 この方法において、本発明はビットストリームがコンピュータプロセッサ上で 実行するための命令の部分を少なくとも含むコンピュータ記憶媒体に記憶され、 多数のビットを含む部分をコンピュータ記憶媒体に記憶されるビットストリーム を提供し、当該ビットはシャッフルされた順序であり、このシャッフルされた順 序は、前記コンピュータプロセッサのシャッフルされたチップレイアウトを可能 にする。前記命令は例として５１２ビットを有する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ (72)発明者 ハムパプラム ハリ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 リー エン シー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．入力バスは命令キャッシュに記憶するための命令のビットを受信し、出力 バスは前記命令の前記ビットを出力するためのラインのセットを並列して有し、 前記ラインのセット上の前記命令の前記ビットの空間出力順序は、前記入力バス を介して前記ビットを受信する入力順序とは異なり、前記入力バス及び前記出力 バスを持つ前記命令キャッシュと前記命令のビットを受信するための前記出力バ スに結合される命令入力を備える処理ユニットとを有するコンピュータプロセッ サ。 ２．前記命令キャッシュが記憶のバンクのセットを有し、前記命令はビットの ワードを有し、前記入力バスは、一度に一つのバンクにそれぞれのワードを入力 するためであり、前記出力バスがバンクのセットのバンクからの命令のワードか ら連続するビットをライン上に出力するそれぞれの前記ラインは、前記出力バス がバンクの前記セットの他のバンクからの前記命令の他のワードから対応するビ ットをライン上に出力する前記ラインによって介在されることを特徴とする請求 項１に記載のコンピュータプロセッサ。 ３．前記命令は多数の出力バイトを有し、連続する出力バイトは、並列なライ ンのセットからラインが空間的に連続する集合へ出力され、出力バイトの各ビッ トは異なるバンクによって出力されることを特徴とする請求項２に記載のコンピ ュータプロセッサ。 ４．各バンクは、各出力バイトに対するＲＡＭ列を有し、前記ＲＡＭ列はｍ個 の集合で構成され、ｍは出力ワードにおいて多数のバイトを表す整数であり、同 一バンクにおいて１つの集合に２つの列は存在しないことを特徴とする請求項３ に記載のコンピュータプロセッサ。 ５．ｍ列のマルチプレクサを有し、各列のマルチプレクサはそれぞれの集合に おける各ＲＡＭ列からビットを前記出力ワードへマルチプレックスするように作 用することを特徴とする請求項４に記載のコンピュータプロセッサ。 ６．前記命令キャッシュは、ここでｎが整変数であるｎ個の命令を記憶するた めであり、各バンクは前記ｎ個の各命令からビットをそれそれ少なくとも１ つ得ることを特徴とする請求項２乃至５の何れか１項に記載のコンピュータプロ セッサ。 ７．請求項１から６の何れか１項に記載のコンピュータプロセッサのための命 令を製造する方法であり、当該方法は、コンパイラ及び／又はリンカで製造され るコンパイル及びリンクされる目的モジュールを受信すること及び、前記第２目 的モジュールの前記ビットは、当該ビットが前記コンパイル及びリンクされる目 的モジュールに現れる順序で連続的に並列なラインのセットに現れるので、前記 命令キャッシュに書き込むための第２目的モジュールを製造するために当該コン パイル及びリンクされる目的モジュールをシャッフルすることのステップを有す ることを特徴とする方法。 ８．バンクの前記セットにおける多数のバンクは２つの性質があり、前記コン パイル及びリンクされる目的モジュールにおけるそれぞれの第１のビットアドレ スを持つ当該コンパイル及びリンクされる目的モジュールからの各ビットは、前 記シャッフルステップにおいて、前記第２の目的モジュールにおけるそれぞれの 第２のビットアドレスで置かれ、当該それぞれの第２のビットアドレスは前記性 質に対応する多数のビット位置による前記それぞれの第１ビットアドレスの論理 ローテーションであることを特徴とする請求項７に記載の方法。 ９．前記第２目的モジュールを前記命令記憶部に書き込むステップを有するこ とを特徴とする請求項７又は８に記載の方法。 １０．前記命令記憶部がメインメモリ及びキャッシュメモリを有し、バンクの前 記セットは当該キャッシュメモリに含まれることを特徴とする請求項７，８又は ９に記載の方法。 １１．請求項７から１０の何れか１項に記載の方法を実行するためのコンピュー タ読取り可能媒体に記憶されたコンピュータソフトウェア。 １２．請求項７から１０の何れか１項に記載の方法を実行するためにプログラム されたコンピュータ。 １３．前記命令はダブルワード書式であり、前記命令キャッシュは同じ方法でバ ンクの前記セットとしてスタックに配置される前記バンクのセットと前記バン クの他のセットとの両方を前記ダブルワード書式の第１及び第２ワードをそれぞ れ出力するために構成されるバンクの更なるセットを有することを特徴とする請 求項２から６の何れか１項に記載のコンピュータプロセッサ。