JP2005322265A - 処理システム - Google Patents
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Abstract
【解決手段】処理システムは複数の記憶位置を有するメモリを含み、その各々は対応する異なる記憶アドレスでアドレス指定可能であり、さらにメモリに結合され、記憶位置にアクセスするためにメモリ記憶位置をアドレス指定するためのプロセッサと、メモリおよびプロセッサに結合される制御手段とを含む。この制御手段はプロセッサによって逐次アクセスに応答し、プロセッサがそれによって記憶位置の選択され間隔を開けられたものを順にアドレス指定し、かつプロセッサアドレスの間に他のメモリ位置に順にアクセスして1システムクロックサイクルごとに1ワードの情報のアクセス速度を与えるように配列される。
【選択図】図1
Description
の間アドレスN+4を与え、システムクロックサイクル5の高い位相までそのアドレスを有効に保持したであろう。しかし、この発明のおかげで、プロセッサ12はさもなければアドレスN+4を与えたであろうとき、アドレスN+8を早く与えることができる。
この発明の新規と思われる特徴は添付の特許請求の範囲における特徴によって明らかにされる。この発明はそのさらなる目的および利点とともに、同一の参照数字が同一のエレメントを識別するいくつかの図面において添付の図面に関連して行なわれる説明を参照することによって最もよく理解されるであろう。
16:偶数メモリバンク
18:奇数メモリバンク
20:メモリ制御装置
22:システムクロック
Claims (20)
- 複数の記憶位置を含むメモリ手段を含み、前記記憶位置の各々は対応する異なる記憶アドレスでアドレス指定可能であり、
前記メモリ手段に結合され、前記記憶位置にアクセスするために前記メモリ手段の記憶位置をアドレス指定するためのプロセッサと、
前記メモリ手段と前記プロセッサとに結合される制御手段とをさらに含み、前記制御手段は前記プロセッサによる前記メモリ手段の逐次アクセスに応答して、
前記プロセッサがそれによって前記記憶位置の選択され間隔を開けられたものを順にアドレス指定し、かつ他方の前記メモリ位置に前記プロセッサアドレス間に順にアクセスする、
処理システム。 - 前記メモリ手段は第1および第2のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって一方の前記メモリバンクの記憶位置を逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクの記憶位置にアクセスするように配列される、請求項1に記載の処理システム。
- 前記メモリ手段は複数のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクの1つをアドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクにアクセスするように配列される、請求項1に記載の処理システム。
- 前記メモリ手段は4つのメモリバンクを含む、請求項3に記載の処理システム。
- 前記メモリ手段は複数のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクを1つおきに逐次アドレス指定するように配列され、前記制御手段は他方の前記メモリバンクにアクセスするために配列される、請求項1に記載の処理システム。
- 前記メモリ手段は第1、第2、第3および第4のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記第1および第3のメモリバンクをアドレス指定するように配列され、かつ前記制御手段は前記第2および第4のメモリバンクにアクセスするように配列される、請求項5に記載の処理システム。
- 前記プロセッサは前記メモリ手段の前記逐次アクセスを開始するとき第1の制御信号に与えるように配列され、かつ前記制御手段は前記第1の制御信号に応答する、請求項1に記載の処理システム。
- 前記制御手段は前記第1の制御信号に応答して第2の制御信号を与え、前記プロセッサがそれによって前記記憶位置の前記選択され間隔を開けられたものを順にアドレス指定するように配列される、請求項7に記載の処理システム。
- 前記プロセッサは前記メモリ手段へ逐次読出アクセスまたは逐次書込アクセスのいずれかを開始するように配列される、請求項1に記載の処理システム。
- 前記プロセッサと前記メモリ手段との間にデータを送るために第1のバスと、前記プロセッサと前記メモリ手段との間に前記プロセッサから前記メモリ手段へ前記記憶位置アドレスを送るために第2のバスとをさらに含む、請求項1に記載の処理システム。
- 前記プロセッサおよび前記メモリ手段に結合されるシステムクロックをさらに含み、前記システムクロックは反復クロックサイクルタイミング信号を与えて前記プロセッサおよび前記メモリ手段のタイミングを制御し、前記プロセッサは前記システムクロックの多数のサイクルの間前記記憶位置アドレスの各々を有効に保持するように配列され、かつ前記制御手段は前記アドレスが前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間前記メモリ手段からデータのワードを書込むかまたはデータのワードを読出すことを許容するように前記他方のメモリ位置にアクセスするように配列される、請求項1に記載の処理システム。
- 複数のメモリバンクを含み、データおよびオペレーティング命令をアドレス指定可能な記憶位置で記憶するためのメモリ手段と、
前記メモリバンクにアクセスするために前記メモリ手段の前記メモリ位置アドレスを発生するための、かつ前記オペレーティング命令に応答して前記データでオペレーションを実行するためのプロセッサと、
前記プロセッサおよび前記メモリ手段の間に結合され前記データおよびオペレーティング命令を前記プロセッサおよび前記メモリ手段の間に送るための第1のバスと、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサから前記メモリ手段へ前記メモリ位置アドレスを送るための第2のバスと、
前記メモリバンクおよび前記プロセッサに結合される制御手段とを含み、前記制御手段は前記プロセッサの逐次メモリアクセス要求に応答して、制御信号を発生して前記プロセッサがそれによって前記メモリバンクの選択されたものを逐次アドレス指定するために、かつ前記プロセッサによって前記選択されたメモリバンクの逐次のアドレス指定の間に他方の前記メモリバンクを順番付ける、
処理システム。 - 前記メモリ手段は第1および第2のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記メモリバンクの記憶位置を逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクの記憶位置を順番付けるように配列される、請求項12に記載の処理システム。
- 前記制御手段は前記プロセッサがそれによって前記メモリバンクの1つをアドレス指定するように配列され、前記制御手段は他方の前記メモリバンクを順番付けるように配列される、請求項12に記載の処理システム。
- 前記メモリ手段は4つのメモリバンクを含む、請求項14に記載の処理システム。
- 前記制御手段は前記プロセッサがそれによって前記メモリバンクのその他すべてのものを逐次アドレス指定するように配列され、かつ前記制御手段は他方の前記メモリバンクを順番付けるために配列される、請求項12に記載の処理システム。
- 前記メモリ手段は第1、第2、第3および第4のメモリバンクを含み、前記制御手段は前記プロセッサがそれによって前記第1および第3のメモリバンクをアドレス指定するように配列され、かつ前記制御手段は前記第2および第4のメモリバンクを順番付けるように配列される、請求項16に記載の処理システム。
- 前記プロセッサは前記メモリ手段へ逐次の読出アクセスまたは逐次の書込アクセスを開始するように配列される、請求項12に記載の処理システム。
- 前記プロセッサおよび前記メモリ手段に結合されるシステムクロックをさらに含み、前記システムクロックは反復クロックサイクルタイミング信号を与え、前記プロセッサおよび前記メモリ手段のタイミングを制御し、前記プロセッサは前記システムクロックの多数のサイクルの間前記記憶位置アドレスの各々を有効に保持するように配列され、かつ前記制御手段は前記アドレスが前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間前記メモリ手段へデータのワードを書込むかまたは前記メモリ手段からデータのワードを読出すことを許容するように前記他のメモリ値を順番付けるように配列される、請求項12に記載の処理システム。
- 複数のメモリバンクを含むメモリ手段を含み、前記メモリバンクの各々はデータおよびオペレーティング命令を記憶するために複数のアドレス指定可能なメモリ位置を含み、
前記オペレーティング命令に従って前記データでオペレーションを実行するための、かつ記憶位置アドレスを発生して前記データおよびオペレーティング命令を前記メモリバンクから読出すために、または前記メモリバンクへデータを書込むために前記メモリ手段にアクセスするためのプロセッサをさらに含み、前記プロセッサは前記メモリ手段への逐次アクセスを開始するとき第1の制御信号を与え、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサおよび前記メモリ手段の間に前記データおよびオペレーティング命令を送るための第1のバスと、
前記プロセッサおよび前記メモリ手段の間に結合され前記プロセッサから前記メモリ手段へ前記メモリ位置を送るための第2のバスと、
前記メモリバンクおよび前記プロセッサに結合される制御手段とをさらに含み、前記制御手段は前記第1の制御手段に応答し、前記プロセッサがそれによって前記メモリバンクの選択されたものの逐次メモリ位置アドレスを発生し、かつ前記プロセッサによって発生される逐次メモリ位置アドレスの間に他方の前記メモリバンクを順番付け、
反復クロックサイクルタイミング信号を与えて前記プロセッサによる前記メモリ手段アクセスのタイミングを制御するためのシステムクロックをさらに含み、
前記プロセッサは前記システムクロックの多数のサイクルの間発生された記憶位置アドレスの各々を有効に保持するように配列され、
かつ前記制御手段は前記発生された記憶位置アドレスの各々が前記プロセッサによって有効に保持されて前記プロセッサがそれによって前記システムクロックの前記サイクルの各々の間に異なる記憶位置にアクセスすることを許容するように前記他方の前記メモリバンクを順番付けるように配列される、
処理システム。
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