JPS61128347A - メモリアドレス設定方式 - Google Patents
メモリアドレス設定方式Info
- Publication number
- JPS61128347A JPS61128347A JP25120684A JP25120684A JPS61128347A JP S61128347 A JPS61128347 A JP S61128347A JP 25120684 A JP25120684 A JP 25120684A JP 25120684 A JP25120684 A JP 25120684A JP S61128347 A JPS61128347 A JP S61128347A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- area
- system memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本゛発明は、共通バス方式を採用したマイクロ・コンピ
ュータ応用システムに関し、特に共有データを格納する
システムメモリの広い領域をアクセスするのに好適なメ
モリアドレス設定方式に関するものである。
ュータ応用システムに関し、特に共有データを格納する
システムメモリの広い領域をアクセスするのに好適なメ
モリアドレス設定方式に関するものである。
従来技術
従来の高機能化されたマイクロ・コンピュータ応用シス
テムでは、共通バス方式を採用し、システムメモリに各
種データを多量に格納して、複数ノマイクロ・コンピュ
ータ（以下、ローカルＣＰＵと呼ぶ）が゛共通バスを介
してシステムメモリをアクセスし、ユーザ指定のデータ
処理を行っている。
テムでは、共通バス方式を採用し、システムメモリに各
種データを多量に格納して、複数ノマイクロ・コンピュ
ータ（以下、ローカルＣＰＵと呼ぶ）が゛共通バスを介
してシステムメモリをアクセスし、ユーザ指定のデータ
処理を行っている。
ローカルＣＰＵによるシステムメモリのアドレス指定を
、第２図、第３図により述べる。
、第２図、第３図により述べる。
第２図、第３図において、ｌはローカルＣＰＵ。
２はアドレスラッチ回路、３はシステムメモリ。
４．６．８はアドレスバス、５はラッチ信号、７は共通
バス、５０はローカルメモリ、５１はロー ′カルメ
モリ領域、５２はシステムメモリ領域、５３は使用不可
領域、５４は使用可領域である。
バス、５０はローカルメモリ、５１はロー ′カルメ
モリ領域、５２はシステムメモリ領域、５３は使用不可
領域、５４は使用可領域である。
ローカルＣＰＵＩは、システムメモリ３を指定するアド
レスをアドレスバス４に送出して、それをラッチ信号５
でアドレスラッチ回路２にラッチすることにより、アド
レスバス６→共通バス７→アドレスバス８を通して、シ
ステムメモリ３をアドレスする。
レスをアドレスバス４に送出して、それをラッチ信号５
でアドレスラッチ回路２にラッチすることにより、アド
レスバス６→共通バス７→アドレスバス８を通して、シ
ステムメモリ３をアドレスする。
ローカルＣＰＵＩがアクセスできる範囲は、ローカルメ
モリ５０においてはシステムメモリ領域５２（斜線部分
）であり、システムメモリ３においては使用可領域５４
（斜線部分）である。
モリ５０においてはシステムメモリ領域５２（斜線部分
）であり、システムメモリ３においては使用可領域５４
（斜線部分）である。
しかし、システムの高機能化あるいは処理するデータ量
が増えるに従って、ユーザ仕様の内容によっては、ロー
カルメモリ５０内のシステムメモリ領域５２をもっと減
少させたり、反対に、もっと領域を拡大させたいなどの
要求があるが、従来においては、共通バス７にアドレス
用として２４ビツトが用意さているにもかかわらず、ア
クセス領域の拡大が実現されていなかった。
が増えるに従って、ユーザ仕様の内容によっては、ロー
カルメモリ５０内のシステムメモリ領域５２をもっと減
少させたり、反対に、もっと領域を拡大させたいなどの
要求があるが、従来においては、共通バス７にアドレス
用として２４ビツトが用意さているにもかかわらず、ア
クセス領域の拡大が実現されていなかった。
目的
本発明の目的は、このような従来の問題を解決し、共通
バス、共有メモリ方式を採用したマイクロ・コンピュー
タ応用システムにおいて、簡単かつ安価な方法により、
ローカルＣＰＵが容易に共有メモリの領域を広くアクセ
スすることのできるメモリアドレス設定方式を提供する
ことにある。
バス、共有メモリ方式を採用したマイクロ・コンピュー
タ応用システムにおいて、簡単かつ安価な方法により、
ローカルＣＰＵが容易に共有メモリの領域を広くアクセ
スすることのできるメモリアドレス設定方式を提供する
ことにある。
構 成
本発明は、上記の目的を達成させるため、共通バスにデ
ータ処理を行うマイクロ・コンピュータと共有のデータ
を格納するシステムメモリを接続したマイクロ・コンピ
ュータ応用システムにおいて、上記共通バスにアドレス
（ＡＤＲＯ〜２３）を送出するアドレスラッチ回路の前
段にアドレス格納手段を設け、上記マイクロ・コンピュ
ータが。
ータ処理を行うマイクロ・コンピュータと共有のデータ
を格納するシステムメモリを接続したマイクロ・コンピ
ュータ応用システムにおいて、上記共通バスにアドレス
（ＡＤＲＯ〜２３）を送出するアドレスラッチ回路の前
段にアドレス格納手段を設け、上記マイクロ・コンピュ
ータが。
上記システムメモリを指定する上位アドレス（ＡＤＲＬ
６〜２３）を、データバスを通して、上記アドレス格納
手段に記憶することを特徴としたものである。
６〜２３）を、データバスを通して、上記アドレス格納
手段に記憶することを特徴としたものである。
以下１本発明の一実施例に基づいて具体的に説明する。
第１図は１本発明の一実施例を示すメモリアドレス発生
回路のブロック図、第４図は第１図の処理フローチャー
ト、第５図はローカルメモリとシステムメモリの対応を
示す図である。
回路のブロック図、第４図は第１図の処理フローチャー
ト、第５図はローカルメモリとシステムメモリの対応を
示す図である。
第１図、第５図において、１１はローカルｃＰＵ、１２
．２３はアドレスラッチ回路（１）、（２）。
．２３はアドレスラッチ回路（１）、（２）。
１３はシステムメモリ、ｌ ４． ｌ ６ ａ、
ｔ６ ｂ’。
ｔ６ ｂ’。
１８．２２はアドレスバス、１５．２０はラッチ信号、
１７は共通バス、１９はデータバス、２１はラッチ回路
、１５０はローカルメモリ、１５１はローカルメモリ領
域、１５２はシステムメモリ領域、１５３は使用不可領
域、１５４ａ〜１５４Ｃは使用可領域である。
１７は共通バス、１９はデータバス、２１はラッチ回路
、１５０はローカルメモリ、１５１はローカルメモリ領
域、１５２はシステムメモリ領域、１５３は使用不可領
域、１５４ａ〜１５４Ｃは使用可領域である。
ローカルＣＰＵＩＩは、先ず、システムメモリ１３をア
クセスするためのアドレス（ＡＤＲＯ〜２３）を決定し
た後（ステップ１０１）、ＡＤＲＯ〜１５（１６ビツト
）、ＡＤＲＩ ６〜２３ （８ビツト）をそれぞれアド
レスバス１４．データバス１９に送出しくステップ１０
２）、ラッチ信号１５を出力してＡＤＲＯ〜１５のデー
タをアドレスラッチ回路（１）１２に、同様に、ラッチ
信号２０を出力してＡＤＲＩ６〜２３のデータをラッチ
回路２１にセットする（ステップ１０３）。
クセスするためのアドレス（ＡＤＲＯ〜２３）を決定し
た後（ステップ１０１）、ＡＤＲＯ〜１５（１６ビツト
）、ＡＤＲＩ ６〜２３ （８ビツト）をそれぞれアド
レスバス１４．データバス１９に送出しくステップ１０
２）、ラッチ信号１５を出力してＡＤＲＯ〜１５のデー
タをアドレスラッチ回路（１）１２に、同様に、ラッチ
信号２０を出力してＡＤＲＩ６〜２３のデータをラッチ
回路２１にセットする（ステップ１０３）。
続いて、図示してないアドレスラッチ回路（１）および
（２）の送出を可能とする信号を出力して。
（２）の送出を可能とする信号を出力して。
ＡＤＲＯ〜２３のアドレスをアドレスバス１６ａ。
ｔｓｂ→共通バス１７→アドレスバス１８を通してシス
テムメモリ１３に送出し、読出／書込Φ処理を実行する
（ステップ１０４）。
テムメモリ１３に送出し、読出／書込Φ処理を実行する
（ステップ１０４）。
ａ−カルＣＰＵＬＩがアクセスできる範囲は。
第５図に示すように、ローカルメモリ１５０においては
、前述の第３図に示すのと同様、システムメ干り領域１
５２（斜線部分）であるが、システムメモリ１３におい
ては、６４にバイトごとに使用可領域１５４ａ＋ ｂＨ
ｃ・・・・を設けることができる。なお、使用可領域１
５４ａ＝１５４ｃは、ローカルメモリ１５０内に設けら
れたシステムメモリ領域１５２と同容量である。また、
６４にバイトを１６グループ設けることができるが、そ
のアドレス対応表を第６図に示す。
、前述の第３図に示すのと同様、システムメ干り領域１
５２（斜線部分）であるが、システムメモリ１３におい
ては、６４にバイトごとに使用可領域１５４ａ＋ ｂＨ
ｃ・・・・を設けることができる。なお、使用可領域１
５４ａ＝１５４ｃは、ローカルメモリ１５０内に設けら
れたシステムメモリ領域１５２と同容量である。また、
６４にバイトを１６グループ設けることができるが、そ
のアドレス対応表を第６図に示す。
本実施例では、８ビツト用のラッチ回路２１およびアド
レスラッチ回路（２）２３を使用しているが、ローカル
ＣＰＵＩＩの処理内容に応じて減少あるいは増加する。
レスラッチ回路（２）２３を使用しているが、ローカル
ＣＰＵＩＩの処理内容に応じて減少あるいは増加する。
このように、ラッチ回路２１を設け、そこにＡＤＲ１６
〜２３をデータバス１９からセットすることで、ローカ
ルメモリ１５０のメモリマツプ（容量）を変えずにシス
テムメモリ１３の広い領域を利用することが可能となる
。上記をシステム側から見た場合には、システムメモリ
の使用可領域が多くなるので、データの読出／＠込処理
が容易になる。
〜２３をデータバス１９からセットすることで、ローカ
ルメモリ１５０のメモリマツプ（容量）を変えずにシス
テムメモリ１３の広い領域を利用することが可能となる
。上記をシステム側から見た場合には、システムメモリ
の使用可領域が多くなるので、データの読出／＠込処理
が容易になる。
効 果
以上説明したように１本発明によれば、簡単かつ安価な
方法によって、ローカルＣＰＵは容易にシステムメモリ
（共有メモリ）内の領域を広くアクセスできる。
方法によって、ローカルＣＰＵは容易にシステムメモリ
（共有メモリ）内の領域を広くアクセスできる。
第１図は１本発明の一実施例を示すメモリアドレス発生
回路のブロック図、第２図は従来におけるメモリアドレ
ス発生回路のブロック図、第３図は従来のローカルメモ
リとシステムメモリの対応を示す図、第４図は第１図の
処理フローチャート、第５図は本発明のローカルメモリ
とシステムメモリの対応を示す図、第６図はメモリアド
レス対応表である。 ｉ、ｔｉ：ローカルＣＰＵ、２，１２，２３ニアドレス
ラッチ回路、３．１３ニジステムメモリ、４．６，８，
１４，１６，１８，２２ニアドレスバス、５，１５．２
０：ラッチ信号、７．１７：共通パス、１９：データバ
ス、２１：ランチ回路。 ｓｏ、ｔｓｏ：ローカルメモリ、５Ｌ、１５１：ローカ
ルメモリ領域、５２，１５２ニジステムメモリ領域、５
３，１５３：使用不可領域、５４゜１５４ａ〜１５４ｃ
：使用可領域。 第１図 第３図 第養図
回路のブロック図、第２図は従来におけるメモリアドレ
ス発生回路のブロック図、第３図は従来のローカルメモ
リとシステムメモリの対応を示す図、第４図は第１図の
処理フローチャート、第５図は本発明のローカルメモリ
とシステムメモリの対応を示す図、第６図はメモリアド
レス対応表である。 ｉ、ｔｉ：ローカルＣＰＵ、２，１２，２３ニアドレス
ラッチ回路、３．１３ニジステムメモリ、４．６，８，
１４，１６，１８，２２ニアドレスバス、５，１５．２
０：ラッチ信号、７．１７：共通パス、１９：データバ
ス、２１：ランチ回路。 ｓｏ、ｔｓｏ：ローカルメモリ、５Ｌ、１５１：ローカ
ルメモリ領域、５２，１５２ニジステムメモリ領域、５
３，１５３：使用不可領域、５４゜１５４ａ〜１５４ｃ
：使用可領域。 第１図 第３図 第養図
Claims (1)
- （１）共通バスにデータ処理を行うマイクロ・コンピュ
ータと共有のデータを格納するシステムメモリを接続し
たマイクロ・コンピュータ応用システムにおいて、上記
共通バスにアドレスを送出するアドレスラッチ回路の前
段にアドレス格納手段を設け、上記マイクロ・コンピュ
ータが、上記システムメモリを指定する上位アドレスの
みを、データバスを通して、上記アドレス格納手段に記
憶することを特徴とするメモリアドレス設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120684A JPS61128347A (ja) | 1984-11-28 | 1984-11-28 | メモリアドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120684A JPS61128347A (ja) | 1984-11-28 | 1984-11-28 | メモリアドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128347A true JPS61128347A (ja) | 1986-06-16 |
Family
ID=17219270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25120684A Pending JPS61128347A (ja) | 1984-11-28 | 1984-11-28 | メモリアドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468863A (en) * | 1987-09-10 | 1989-03-14 | Toshiba Corp | Memory controller |
| JP2008276343A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | 情報処理装置 |
-
1984
- 1984-11-28 JP JP25120684A patent/JPS61128347A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468863A (en) * | 1987-09-10 | 1989-03-14 | Toshiba Corp | Memory controller |
| JP2008276343A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | 情報処理装置 |
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