JPS6299842A

JPS6299842A - メモリアドレスアクセス方式

Info

Publication number: JPS6299842A
Application number: JP60239024A
Authority: JP
Inventors: Hisashi Ito; 久志伊藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-10-25
Filing date: 1985-10-25
Publication date: 1987-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明はＮバイトの論理アドレス空間に対し、内部に実
装される基本メモリと外部より装着脱可能な拡張メモリ
が各々１種のメモリ容量サイズに特定されないメモリ拡
張機構をもつ機器に用いられるメモリアドレスアクセス
方式に関する。

［従来技術とその問題点］外部より装着脱可能なメモリ拡張機構をもつ例えばポケ
ットコンピュータ等の電子機器に於いて、内部に実装さ
れるメモリ、及び外部より挿設可能なメモリの容量サイ
ズがそれぞれ特定されず、例えば８ＫＢ　（キロバイト
）のメモリチップ〈又はメモリユニット）と、６４ＫＢ
のメモリチップとが存在する場合、これら各メモリチッ
プの組合わせ状態に応じて、それぞれに固有の論理アド
レス／物理アドレスの対応をとる必要がある。

この際の適用機器の外観構成例を第６図に示し、内部に
実装される基本メモリと外部より実装可能な拡張メモリ
との各種組合わせ例を第７図に示す。

第６図に於いて、０１は機器本体、０２は機器本体０１
のメモリ拡張用スロット、０３は口のスロット０２に挿
着された拡張メモリチップである。第７図に於いて、機
器Ａ（〜＋０ＤＥＬ−Ａ＞は８ＫＢの基本メモリチップ
を搭載し、機器Ｂ　（ＭＯＤＥＬ−８）は３２ＫＢの基
本メモリチップを搭載して、それぞれ８ＫＢと３２ＫＢ
の２種の拡張メモリチップが実装可能であることを示し
ている。

上述したようなメモリ構造をなす機器において、従来で
は、実装メモリ状態に応じて、チップセレクト信号を生
成するデコーダ回路を変更しており、その実装回路の変
更作業に多くの労力と時間を要していた。

［発明の目的Ｊこの発明は、内部に実装される基本メモリと外部より装
着脱可能な拡張メモリが各々１種のメモリ容量サイズに
特定されないメモリ拡張機構をもつ機器に於いて、簡単
な回路を付加するのみで、回路変更作業を必要とせず、
又、実装メモリの組合わせ状態を同等意識することなく
、単一のハードウェア構成で簡単かつ容易に実装メモリ
の組合わせ状態に応じた物理アドレス変換が行なえるメ
モリアドレスアクセス方式を提供することを目的とする
。

［発明の要点］この発明は、内部に実装される基本メモリと外部より装
着脱可能な拡張メモリが各々１種のメモリ容量サイズに
特定されないメモリ拡張機構をもつ機器に於いて、メモ
リの実装組合わせ状態に応じたバイアスアドレスを設定
し、設定されたバイアスアドレスを物理アドレスに加算
することで、メモリ実装組合わせ状態に応じたアドレス
空間の物理アドレス変換を行ない、これによってアドレ
スデコード回路の変更を必要とせず、同一の回路構成に
よる同一のチップセレクト信号で各種容量サイズのメモ
リチップをアクセス可能にしたものである。

即ち、この発明は、Ｎバイトの論理アドレス空間に対し
、内部に実装される基本メモリと外部より装着脱可能な
拡張メモリが各々１種のメモリ容量サイズに特定されな
いメモリ拡張機構をもつ機器に於いて、上記Ｎバイトの
論理アドレス空間に対する実装メモリの組合わせを最小
実装容量単位をもとに設定した特定番地へのメモリアク
セスにより判断する手段と、前記手段により判断された
実装メモリ組合わせ状態に対応するバイアスアドレスを
生成する手段と、前記生成手段より出力されたバイアス
アドレスを保持する手段と、前記保持手段に保持された
バイアスアドレスを物理アドレスに加算する手段とをも
ち、実装メモリ状態に応じたバイアスアドレス値をもっ
て物理アドレス変換を行なう構成としたもので、これに
より、簡単な回路構成にて、回路変更作業を必要とせず
、又、実装メモリの組合わせ状態を同等意識することな
く、中−のハードウェア構成で簡単かつ容易に実装メモ
リの組合わせ状態に応じた物理アドレス変換を行なうこ
とができる。

［発明の実施例］（１）、構成第１図はこの発明の一実施例を示すシステムブロック図
である。

第１図に於いて、１１はこの発明で対象とするメモリ部
１３の実装メモリ（基本メモリ１３Ａ及び拡張メモリ１
３Ｂ）をアクセス制御するＣＰＵであり、内部のＸ、Ｙ
、Ａ、Ｂ、Ｃはそれぞれ後述するメモ（）実装状態判別
処理に供されるレジスタである。

このうち、Ｘ及びＹはそれぞれチェックアドレスを貯え
るレジスタ、Ａはチェックデータを一時退避するデータ
退避レジスタ、Ｂは書込みデータレジスタ、Ｃは読出し
データレジスタである。

１２はこの発明の要旨とするところの論理物理アドレス
変換部であり、後述するメモリ実装状態判別処理により
生成されたバイアスアドレスに従い、実装メモリに応じ
た物理アドレス変換を行なうもので、その具体的な構成
は第２図に示される。

１３は８ＫＢ、又は３２ＫＢの基本メモリ１３Ａと、同
じ＜８ＫＢ、又は３２ＫＢの拡張メモリ１３Ｂが実装さ
れるメモリ部であり、基本メモリ１３Ａは装置本体に内
蔵され、拡張メモリ１３Ｂは装置本体のスロット部に挿
着される。

又、Ｏ８はＣＰ　Ｕ　１１から論理物理アドレス変換部
１２に送出されるチップセレクト信号、Ｃ８１は論理物
理アドレス変換部１２から基本メモリ１３Ａに送出され
るチップセレクト信号、Ｃ８２は論理物理アドレス変換
部１２から拡張メモリ１３Ｂに送出されるチップセレク
ト信号、ＡＢは論理物理アドレス変換部１２からメモリ
部（１３Ａ　、　１３Ｂ　＞に送出される物理アドレス
、ＤＢはデータバスである。

第２図は上記論理物理アドレス変換部１２の内部論理構
成を示す回路ブロック図である。

第２図に於いて、２１は２バイト（１６ビツト）構成の
論理アドレス（ＡＯ〜Ａ１５）を貯える論理アドレスレ
ジスタである。２２は後述するメモリ実装状態判別処理
により生成された２ビツトのバイアスアドレス（Ｄｌ　
、　Ｃ２）を貯えるバイアスアドレス設定フリップフロ
ップ（ＡＤＲＦ）である。

２３は上記論理アドレスレジスタ２１に貯えられた論理
アドレスの上位３ビツト（Ａ１３〜Ａ１５）と上記バイ
アスアドレス設定フリップフロップ２２に貯えられたバ
イアスアドレス（ＤＩ　、　Ｃ２）とを加締する３ビツ
トのアダーである。２４は上記アダー２３の最上位ビッ
ト出力（Ｓ３）と上記第１図に示すＣＰ　Ｕ　１１より
送出されたチップセレクト信号（Ｃ８）とをもとに、基
本メモリ１３Ａ、及び拡張メモリ１３Ｂのチップセレク
ト信号（Ｃ８１、Ｃ８２）を生成する論理回路であり、
ここでは、図示する如く、１個のインバータと２個のナ
ントゲートにより構成される。２５は上記論理アドレス
レジスタ２１に貯えられた論理アドレスとアダー２３の
出力との組合わせによる１５ビツト構成の物理アドレス
（ＡＳ：ＡＯ〜Ａ１４）を貯える物理アドレスレジスタ
であり、上記論理アドレスレジスタ２１に貯えられた論
理アドレスの上位３ビツト（Ａ１３〜Ａ１５）を除いた
１３ビツト（ＡＯＯ−Ａ１２）を対応するビット位置（
八００〜Ａ１２）に貯え、上記アダー２３の最上位ビッ
ト（Ｓ３）を除いた残る２ビツトの出力（８１、８２＞
を上位２ビット位１ｆ（Ａ１３、　Ａ１４）に貯えて、
この組合わせアドレスを物理アドレス（ＡＳ：ＡＯ〜Ａ
１４）とし、上記論理回路２４より出力されるチップセ
レクト信号（Ｃ８１、Ｃ３２）とともにメモリ部１３に
送出する。

第３図は上＆！２ビットのバイアスアドレス（Ｄｌ　、
　［）２　）を得るための上記ＣＰ　Ｕ　１１により実
行されるメモリ実装状態判別処理の処理フローを示すフ
ローチャートである。

第４図は上記メモリ部１３に実装される基本メモリ１３
Ａと拡張メモリ１３Ｂの各種組合わせ状態に応じた論理
／物理のアドレス対応を示す図、第５図は上記第４図に
於ける各実装組合わせ状態に於ける物理アドレス、及び
バイアスアドレスの生成状態を示す図である。上記第４
図及び第５図に於いて、（Ａ＞は実装基本メモリ１３Ａ
　−３２Ｋ　Ｂ　、実装拡張メモリ１３Ｂ　−８Ｋ　Ｂ
、（Ｂ）は実装基本メモリ１３Ａ　−８Ｋ　Ｂ　、実装
拡張メモリ１３Ｂ　＝　３２ＫＢ、（Ｃ）は実装基本メ
モリ１３Ａ　−８Ｋ　Ｂ　、実装拡張メモリ１３Ｂ　−
８Ｋ　Ｂの場合をそれぞれに示している。尚、上記（Ｂ
）及び（Ｃ）の如く、実装される基本メモリ１３Ａが８
ＫＢの場合は、物理アドレスの上位２ビツト（Ａ１３．
　Ａ１４）をプルアップしてハイインピーダンス状態と
し、上記２ビツトの上位アドレス（Ａ１３．　Ａ１４）
を無効にする。

従って、この際は上位アドレス（Ａ１３．　Ａ１４）に
冗長をもつことになり、物理アドレス空間は、００００
８〜７ＦＦＦの８ＫＢの範囲となる。

（２）１作用ＣＰ　Ｕ　１１は、システム′２！源の投入に伴うシス
テム立ち上げ処理に於いて、第３図に示されるメモリ実
装状態判別処理により、メモリ部１３に実装された基本
メモリ１３Ａ、及び拡張メモリ１３Ｂの容量サイズ組合
わせ状態を認識し、その組合わせに応じたバイアスアド
レス（Ｄｌ、Ｃ２）をバイアスアドレス設定フリップフ
ロップ２２に設定する。

この際のメモリ実装状態判別処理動作を第３図のフロー
チャートを参照して説明する。

ＣＰ　Ｕ　１１は、先ずバイアスアドレス設定フリップ
フロップ２２にバイアスアドレス（ＤＩ　、　Ｃ２）と
して、ＯＯＨをセットし、論理アドレスと物理アドレス
を一致させた侵、今回のチェックアドレスを貯えるＸレ
ジスタに最初のアドレス００００ｙをセットし、書込み
データを貯えるＢレジスタに書込みデータ５ＡＨをセッ
トし、更にＸレジスタの内容（ＯＯＯＯＨ番地）を前回
のチェックアドレスを貯えるＹレジスタにコピーした後
、データチェック処理に入り、吉込みデータとその同一
番地の読出しデータとが同一であるか否か、即ち、Ｂレ
ジスタに貯えられている書込みデータ（５Ａ）Ｉ　）と
、Ｘレジスタで指定した同一番地の読出しデータとが一
致するか否かを判断する（第３図ステップ８１〜８６　
：　３２１．８２２）。

この際のデータチェックは、すでに書込まれているデー
タをデータチェックによる破壊から防止するために、先
ず、Ｘレジスタの指定番地（ＯＯＯＯＨ番地）に格納さ
れているデータをＡレジスタに退避させる（第３図ステ
ップ５２０）。

そして、次に、８レジスタに貯えられたデータ（５Ａｏ
　）をＸレジスタの指定番地（ＯＯＯＯＨ番地）に書込
みく第３図ステップ３２１）、続いてＹレジスタで指定
される同一番地（００００８番地）よりデータを読出し
、そのデータをＣレジスタにセットするく第３図ステッ
プ５２２）。そして、Ａレジスタに退避されたデータを
Ｘレジスタの指定番地（００００）（番地）に復帰させ
る（第３図ステップ５２３）。次に、そのＸレジスタの
指定番地（００００）１番地）より読出されＣレジスタ
に貯えられたデータが８レジスタに貯えられている書込
みデータ（５ＡＨ）と一致するか否かを判断する（第３
図ステップＳ６）。

このデータチェックでＢレジスタのデータとＣレジスタ
のデータとが一致しなければ、Ｘレジスタの内容が０Ｏ
ＯＯＨ番地であるか否かを判断し、００００Ｈ番地であ
ればメモリ部１３にメモリが全熱実装されていないもの
と判断してメモリ実装状態判別処理を終了する（第３図
ステップ５１５）。

又、上記データチェックで８レジスタのデータとＣレジ
スタのデータとが一致すれば、メモリ部１３に少なくと
も８ＫＢの基本メモリ１３Ａが実装されているものと判
断し、次に、Ｘレジスタに２０００Ｈを加算し、更に前
回のデータチェックと異なるデータＡ５ＨをＢレジスタ
にセットして、再び上記同様のデータチェック（第３図
ステップ３２１〜５２２）を行なう（第３図ステップ８
１〜５１０）。

この際、メモリ部１３に実装された基本メモリ１３Ａが
３２ＫＢである際は、Ｘレジスタの指定番地（２０００
Ｈ番地）にＢレジスタのデータ（Ａ５Ｈ）が書込まれ（
第３図ステップ５２１）、続いてＹレジスタで指定され
る番地（ＯＯＯＯＨ番地）より読出されたデータ（５Ａ
Ｈ＞がＣレジスタにセットされる（第３図ステップ５２
２）。

次に、Ｃレジスタに貯えられたデータ（５Ａ）ｌ　）が
Ｂレジスタに貯えられているデータ（Ａ５Ｍ）と一致す
るか否かが判断され（第３図ステップＳ６）、ここでは
一致しない（Ｂｆ−Ｃ）ので、実装基本メモリ１３Ａが
３２ＫＢであると判断する。

又、メモリ８８１３に実装された基本メモリ１３Ａが８
ＫＢである際は、上述した如く、物理アドレスの上位２
ビツト（Ａｌ１．　Ａ１４）がプルアップされてハイイ
ンピーダンス状態となり、２ビツトの上位アドレス（Ａ
１３．　Ａ１４）が無効化されていることから、上位ア
ドレス（Ａ１３．　Ａ１４）に冗長をもつことになり、
物理アドレス空間が００００８〜７ＦＦＦの８ＫＢの範
囲となるため、前回と同一の番地（ＯＯＯＯｕ番地）に
８レジスタのデータ（Ａ５Ｈ）が書込まれる。従ってこ
の際は、Ｂレジスタに貯えられたデータ（Ａ５Ｈ）と、
Ｃレジスタに貯えられたデータ（Ａ５）１）が一致する
（Ｂ−Ｃ）ことから、実装基本メモリ１３Ａが８ＫＢで
あると判断する。

ここで、実装基本メモリ１３Ａが８ＫＢであると判断し
た際は、メモリアクセスの際の物理アドレスを６０００
Ｈ番地だけ（２４ＫＢの領域弁だけ）嵩上げすべく、バ
イアスアドレス設定フリップフロップ２２にバイアスア
ドレス（ＤＩ　、　Ｄ２　）として“１１″をセットす
る（第３図ステップ５１１）。

そして、次に拡張メモリ１３３の判断をすべく、上述し
たようなチェックデータ及びチェックアドレスの設定と
データチェック処理が実行される（第３図ステップ８３
〜）。

尚、バイアスアドレス設定フリップフロップ２２にバイ
アスアドレス（ＤＩ　、　Ｃ２）として“１１″がセッ
トされた際は、論理アドレスレジスタ２１のアドレスが
２０００）１となることによって、アダー２３の最上位
出力ビット（Ｓ３）が“１″となり、チップセレクト信
号（Ｃ８１）に代ってチップセレクト信号（Ｃ８２）が
イネーブル状態（ここでは“○″）となり、基本メモリ
１３Ａに代って拡張メモリ１３Ｂがアクセス可能となる
。

又、実装基本メモリ１３Ａが３２ＫＢであると判断した
際は、Ｘレジスタに６０００Ｈを加算する（第３図ステ
ップ５１２）。そしてそのＸレジスタのアドレスが論理
アドレス空間（６４ＫＢ）を越えているか否か、即ちキ
ャリーが発生しているか否かの判断（第３図ステップ５
１３）と、同ＸレジスタのアドレスがＡＯＯＯＨ以上で
あるか否かの判断（第３図ステップ５１４）とにより、
拡張メモリ１３Ｂ側のアドレス空間を含むメモリ部１３
の実装チェックが完了したか否かを判断する。

ここで、Ｘレジスタのアドレス値にキャリーが発生しく
拡張メモリ１３Ｂが３２ＫＢの場合）、又は、チェック
アドレスがＡＯＯＯＨ番地に達した（拡張メモリ１３Ｂ
が８ＫＢの場合）ことが判断されると、Ｘレジスタのア
ドレスから、０００１Ｍを差引いた値を論理アドレスの
最終アドレス値として認識した後、メモリ実装状態判別
処理を終了する（第３図ステップ８１６）。

このようにしてメモリ実装状態判別処理が行なわれ、メ
モリ部１３に実装された基本メモリ１３Ａと拡張メモリ
１３１３の組合わせ状態に応じたバイアスアドレス（即
ち、実装基本メモリ１３Ａが８ＫＢである際は０１　、
Ｃ２−“１１”、３２ＫＢである際はＤＩ　、Ｃ２−“
００″）がバイアスアドレス設定フリップ７０ツブ２２
にセットされる。

次に、データ処理実行時に於いては、ＣＰ　Ｌｌ　１１
より与えられた論理アドレスが論理物理アドレス変換部
１２により、メモリ部１３に実装された基本メモリ１３
Ａと拡張メモリ１３Ｂの組合わせ状態に応じたバイアス
アドレス（０１、Ｃ２）をもって物理変換され、チップ
セレクト信号（Ｃ８１、’Ｃ８２）とともにメモリ部１
３に与えられて、同アドレスにより、メモリ部１３のメ
モリアクセスが実行される。

即ち、メモリアクセス時に於いて、ＣＰＵ１１より与え
られた２バイト（１６ビツト）の論理アドレス（Ａ００
〜Ａ１５）は、論理物理アドレス変換部１２の論理アド
レスレジスタ２１にラッチされ、そのうちの上位３ピツ
ト（Ａ１３〜Ａ１５）がアダー２３に供給されて、バイ
アスアドレス設定フリップフロップ２２のバイアスアド
レス（Ｄｌ　、　Ｃ２）と加Ｉされ、残る１３ビツト（
八００〜Ａ１２）が物理アドレスレジスタ２５の同一ビ
ット位置（ＡＯＯ−Ａ１２）にラッチされる。更にアダ
ー２３の３ビツト出力（８１〜Ｓ３）のうち、下位の２
ビツト出力（Ｓｌ。

Ｓ２）が物理アドレスレジスタ２５の上位２ビツト＜Ａ
１３．　Ａ１４）にラッチされ、最上位ビット出力（Ｓ
３）が論理回路２４に供給されてチップセレクト信号（
Ｃ８１、Ｃ８２＞の生成に供される。この際、バイアス
アドレス設定フリップフロップ２２にバイアスアドレス
（ＤＩ　、　Ｃ２）としてパ１１”がセットされている
際は、論理アドレスレジスタ２１のアドレスが２０００
８となることによって、アダー２３の最上位出力ビット
（Ｓ３）が“１″となり、チップセレクト信号（Ｃ８１
）に代ってチップセレクト信号（Ｃ８２）がイネーブル
状態（ここでは“０”）となって、基本メモリ１３Ａに
代り、拡張メモリ１３Ｂがアクセス可能となる。

このように、メモリ部１３に実装された基本メモリ１３
Ａと拡張メモリ１３Ｂの組合わせ状態に応じてバイアス
アドレス（実装基本メモリ１３Ａが８ＫＢである際は［
）１　、　（）２−“１１”、３２ＫＢである際は［）
１　、　［）２−“ＯＯ”）が設定され、そのバイアス
アドレスと論理アドレスに基づいて物理アドレスが生成
される。この際のメモリ部１３に実装される基本メモリ
１３Ａと拡張メモリ１３Ｂの各種組合わせ状態に応じた
論理／′物理のアドレス対応を第４図に示し、その各種
メモリの実装組合わせ状態に於ける物理アドレス、及び
バイアスアドレスの生成状態を第５図に示している。

上述の如くして、論理／物理アドレスの変換が行なわれ
ることから、実装メモリの組合わせ状態を同等意識する
ことなく、又、実装メモリの組合わせ状態に応じたアド
レスデコーダ等の回路変更作業を同等必要とせず、単一
のハードウェア構成にて実装メモリの絹合わせ状態に応
じた物理アドレス変換が行なえる。

尚、上記実施例では、論理アドレス空間を６４ＫＢ、又
、メモリ部１３に実装可能な基本メモリ１３Ａ及び拡張
メモリ１３３をともに８ＫＢ、３２ＫＢの２種として説
明したが、これに限定されないことは勿論である。

［発明の効果］以上詳記したように本発明のメモリアドレスアクセス方
式によれば、Ｎバイトの論理アドレス空間に対し、内部
に実装される基本メモリと外部より装着脱可能な拡張メ
モリが各々１種のメモリ容凹サイズに特定されないメモ
リ拡張機構をもつ機器に於いて、上記Ｎバイトの論理ア
ドレス空間に対する実装メモリの組合わせを最小実装容
量単位をもとに設定した特定番地へのメモリアクセスに
より判断する手段と、前記手段により判断された実装メ
モリ組合わせ状態に対応するバイアスアドレスを生成す
る手段と、前記生成手段より出力されたバイアスアドレ
スを保持する手段と、前記保持手段に保持されたバイア
スアドレスを物理アドレスに加算する手段とをもち、実
装メモリ状態に応じたバイアスアドレス値をもって物理
アドレス変換を行なう構成としたことにより、簡単な回
路構成にて、回路変更作業を必要とせず、又、実装メモ
リの組合わせ状態を同等意識することなく、単一のハー
ドウェア構成で簡単かつ容易に実装メモリの組合わせ状
態に応じた物理アドレス変換を行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於ける論理物理アドレス変換部の回路ブロ
ック図、第３図は上記実施例に於けるメモリ実装状態判
別処理フローを示すフローチャート、第４図は上記実施
例に於ける実装メモリの各穫組合わせ状態に応じた論理
／物理のアドレス対応を示す図、第５図は上記第４図に
於ける各実装組合わせ状態に於ける物理アドレス及びバ
イアスアドレスの生成状態を示す図、第６図は本発明で
対象とする拡張メモリ着脱機構をもつ様器の外観構成例
を示す斜視図、第７図は上記第６図に示す機器に於ける
各種メモリの組合わせ状態を示す図である。１１・・・ＣＰＵ、１２・・・論理物理アドレス変換部
、１３・・・メモリ部、１３Ａ・・・基本メモリ、１３
Ｂ・・・拡張メモリ、２１・・・論理アドレスレジスタ
、２２・・・バイアスアドレス設定フリップフロップ、
２３・・・アダー、２４・・・論理回路、２５・・・物
理アドレスレジスタ。出願人代理人　弁理士　鈴江武彦Ｃ５２Ｃ５Ｉ　　　　　　　　　　　ＡＳ　（ＡＯ−Ａ
ｌ１）ＴＯＭＥＭＯＲＹ第２図

Claims

【特許請求の範囲】

Ｎバイトの論理アドレス空間に対し、内部に実装される
基本メモリと外部より装着脱可能な拡張メモリが各々１
種のメモリ容量サイズに特定されないメモリ拡張機構を
もつ機器に於いて、上記Ｎバイトの論理アドレス空間に
対する実装メモリの組合わせ状態を最小実装容量単位を
もとに設定した特定番地へのメモリアクセスにより判断
する手段と、前記手段により判断された実装メモリ組合
わせ状態に対応する固有のバイアスアドレスを生成する
手段と、前記生成手段より出力されたバイアスアドレス
を保持する手段と、前記保持手段に保持されたバイアス
アドレスをメモリアクセス時の物理アドレスに加算し物
理アドレス変換する手段とを有し、実装メモリ状態に固
有のバイアスアドレスを生成して、そのアドレス値をも
とにメモリアクセス時の物理アドレス変換を行なうこと
を特徴としたメモリアドレスアクセス方式。