JPS6299842A - メモリアドレスアクセス方式 - Google Patents

メモリアドレスアクセス方式

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JPS6299842A
JPS6299842A JP60239024A JP23902485A JPS6299842A JP S6299842 A JPS6299842 A JP S6299842A JP 60239024 A JP60239024 A JP 60239024A JP 23902485 A JP23902485 A JP 23902485A JP S6299842 A JPS6299842 A JP S6299842A
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JP
Japan
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address
memory
bias
register
physical
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JP60239024A
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Hisashi Ito
久志 伊藤
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の技術分野] 本発明はNバイトの論理アドレス空間に対し、内部に実
装される基本メモリと外部より装着脱可能な拡張メモリ
が各々1種のメモリ容量サイズに特定されないメモリ拡
張機構をもつ機器に用いられるメモリアドレスアクセス
方式に関する。
[従来技術とその問題点] 外部より装着脱可能なメモリ拡張機構をもつ例えばポケ
ットコンピュータ等の電子機器に於いて、内部に実装さ
れるメモリ、及び外部より挿設可能なメモリの容量サイ
ズがそれぞれ特定されず、例えば8KB (キロバイト
)のメモリチップ〈又はメモリユニット)と、64KB
のメモリチップとが存在する場合、これら各メモリチッ
プの組合わせ状態に応じて、それぞれに固有の論理アド
レス/物理アドレスの対応をとる必要がある。
この際の適用機器の外観構成例を第6図に示し、内部に
実装される基本メモリと外部より実装可能な拡張メモリ
との各種組合わせ例を第7図に示す。
第6図に於いて、01は機器本体、02は機器本体01
のメモリ拡張用スロット、03は口のスロット02に挿
着された拡張メモリチップである。第7図に於いて、機
器A(〜+0DEL−A>は8KBの基本メモリチップ
を搭載し、機器B (MODEL−8)は32KBの基
本メモリチップを搭載して、それぞれ8KBと32KB
の2種の拡張メモリチップが実装可能であることを示し
ている。
上述したようなメモリ構造をなす機器において、従来で
は、実装メモリ状態に応じて、チップセレクト信号を生
成するデコーダ回路を変更しており、その実装回路の変
更作業に多くの労力と時間を要していた。
[発明の目的J この発明は、内部に実装される基本メモリと外部より装
着脱可能な拡張メモリが各々1種のメモリ容量サイズに
特定されないメモリ拡張機構をもつ機器に於いて、簡単
な回路を付加するのみで、回路変更作業を必要とせず、
又、実装メモリの組合わせ状態を同等意識することなく
、単一のハードウェア構成で簡単かつ容易に実装メモリ
の組合わせ状態に応じた物理アドレス変換が行なえるメ
モリアドレスアクセス方式を提供することを目的とする
[発明の要点] この発明は、内部に実装される基本メモリと外部より装
着脱可能な拡張メモリが各々1種のメモリ容量サイズに
特定されないメモリ拡張機構をもつ機器に於いて、メモ
リの実装組合わせ状態に応じたバイアスアドレスを設定
し、設定されたバイアスアドレスを物理アドレスに加算
することで、メモリ実装組合わせ状態に応じたアドレス
空間の物理アドレス変換を行ない、これによってアドレ
スデコード回路の変更を必要とせず、同一の回路構成に
よる同一のチップセレクト信号で各種容量サイズのメモ
リチップをアクセス可能にしたものである。
即ち、この発明は、Nバイトの論理アドレス空間に対し
、内部に実装される基本メモリと外部より装着脱可能な
拡張メモリが各々1種のメモリ容量サイズに特定されな
いメモリ拡張機構をもつ機器に於いて、上記Nバイトの
論理アドレス空間に対する実装メモリの組合わせを最小
実装容量単位をもとに設定した特定番地へのメモリアク
セスにより判断する手段と、前記手段により判断された
実装メモリ組合わせ状態に対応するバイアスアドレスを
生成する手段と、前記生成手段より出力されたバイアス
アドレスを保持する手段と、前記保持手段に保持された
バイアスアドレスを物理アドレスに加算する手段とをも
ち、実装メモリ状態に応じたバイアスアドレス値をもっ
て物理アドレス変換を行なう構成としたもので、これに
より、簡単な回路構成にて、回路変更作業を必要とせず
、又、実装メモリの組合わせ状態を同等意識することな
く、中−のハードウェア構成で簡単かつ容易に実装メモ
リの組合わせ状態に応じた物理アドレス変換を行なうこ
とができる。
[発明の実施例] (1)、構成 第1図はこの発明の一実施例を示すシステムブロック図
である。
第1図に於いて、11はこの発明で対象とするメモリ部
13の実装メモリ(基本メモリ13A及び拡張メモリ1
3B)をアクセス制御するCPUであり、内部のX、Y
、A、B、Cはそれぞれ後述するメモ()実装状態判別
処理に供されるレジスタである。
このうち、X及びYはそれぞれチェックアドレスを貯え
るレジスタ、Aはチェックデータを一時退避するデータ
退避レジスタ、Bは書込みデータレジスタ、Cは読出し
データレジスタである。
12はこの発明の要旨とするところの論理物理アドレス
変換部であり、後述するメモリ実装状態判別処理により
生成されたバイアスアドレスに従い、実装メモリに応じ
た物理アドレス変換を行なうもので、その具体的な構成
は第2図に示される。
13は8KB、又は32KBの基本メモリ13Aと、同
じ<8KB、又は32KBの拡張メモリ13Bが実装さ
れるメモリ部であり、基本メモリ13Aは装置本体に内
蔵され、拡張メモリ13Bは装置本体のスロット部に挿
着される。
又、O8はCP U 11から論理物理アドレス変換部
12に送出されるチップセレクト信号、C81は論理物
理アドレス変換部12から基本メモリ13Aに送出され
るチップセレクト信号、C82は論理物理アドレス変換
部12から拡張メモリ13Bに送出されるチップセレク
ト信号、ABは論理物理アドレス変換部12からメモリ
部(13A 、 13B >に送出される物理アドレス
、DBはデータバスである。
第2図は上記論理物理アドレス変換部12の内部論理構
成を示す回路ブロック図である。
第2図に於いて、21は2バイト(16ビツト)構成の
論理アドレス(AO〜A15)を貯える論理アドレスレ
ジスタである。22は後述するメモリ実装状態判別処理
により生成された2ビツトのバイアスアドレス(Dl 
、 C2)を貯えるバイアスアドレス設定フリップフロ
ップ(ADRF)である。
23は上記論理アドレスレジスタ21に貯えられた論理
アドレスの上位3ビツト(A13〜A15)と上記バイ
アスアドレス設定フリップフロップ22に貯えられたバ
イアスアドレス(DI 、 C2)とを加締する3ビツ
トのアダーである。24は上記アダー23の最上位ビッ
ト出力(S3)と上記第1図に示すCP U 11より
送出されたチップセレクト信号(C8)とをもとに、基
本メモリ13A、及び拡張メモリ13Bのチップセレク
ト信号(C81、C82)を生成する論理回路であり、
ここでは、図示する如く、1個のインバータと2個のナ
ントゲートにより構成される。25は上記論理アドレス
レジスタ21に貯えられた論理アドレスとアダー23の
出力との組合わせによる15ビツト構成の物理アドレス
(AS:AO〜A14)を貯える物理アドレスレジスタ
であり、上記論理アドレスレジスタ21に貯えられた論
理アドレスの上位3ビツト(A13〜A15)を除いた
13ビツト(AOO−A12)を対応するビット位置(
八00〜A12)に貯え、上記アダー23の最上位ビッ
ト(S3)を除いた残る2ビツトの出力(81、82>
を上位2ビット位1f(A13、 A14)に貯えて、
この組合わせアドレスを物理アドレス(AS:AO〜A
14)とし、上記論理回路24より出力されるチップセ
レクト信号(C81、C32)とともにメモリ部13に
送出する。
第3図は上&!2ビットのバイアスアドレス(Dl 、
 [)2 )を得るための上記CP U 11により実
行されるメモリ実装状態判別処理の処理フローを示すフ
ローチャートである。
第4図は上記メモリ部13に実装される基本メモリ13
Aと拡張メモリ13Bの各種組合わせ状態に応じた論理
/物理のアドレス対応を示す図、第5図は上記第4図に
於ける各実装組合わせ状態に於ける物理アドレス、及び
バイアスアドレスの生成状態を示す図である。上記第4
図及び第5図に於いて、(A>は実装基本メモリ13A
 −32K B 、実装拡張メモリ13B −8K B
、(B)は実装基本メモリ13A −8K B 、実装
拡張メモリ13B = 32KB、(C)は実装基本メ
モリ13A −8K B 、実装拡張メモリ13B −
8K Bの場合をそれぞれに示している。尚、上記(B
)及び(C)の如く、実装される基本メモリ13Aが8
KBの場合は、物理アドレスの上位2ビツト(A13.
 A14)をプルアップしてハイインピーダンス状態と
し、上記2ビツトの上位アドレス(A13. A14)
を無効にする。
従って、この際は上位アドレス(A13. A14)に
冗長をもつことになり、物理アドレス空間は、0000
8〜7FFFの8KBの範囲となる。
(2)1作用 CP U 11は、システム′2!源の投入に伴うシス
テム立ち上げ処理に於いて、第3図に示されるメモリ実
装状態判別処理により、メモリ部13に実装された基本
メモリ13A、及び拡張メモリ13Bの容量サイズ組合
わせ状態を認識し、その組合わせに応じたバイアスアド
レス(Dl、C2)をバイアスアドレス設定フリップフ
ロップ22に設定する。
この際のメモリ実装状態判別処理動作を第3図のフロー
チャートを参照して説明する。
CP U 11は、先ずバイアスアドレス設定フリップ
フロップ22にバイアスアドレス(DI 、 C2)と
して、OOHをセットし、論理アドレスと物理アドレス
を一致させた侵、今回のチェックアドレスを貯えるXレ
ジスタに最初のアドレス0000yをセットし、書込み
データを貯えるBレジスタに書込みデータ5AHをセッ
トし、更にXレジスタの内容(OOOOH番地)を前回
のチェックアドレスを貯えるYレジスタにコピーした後
、データチェック処理に入り、吉込みデータとその同一
番地の読出しデータとが同一であるか否か、即ち、Bレ
ジスタに貯えられている書込みデータ(5A)I )と
、Xレジスタで指定した同一番地の読出しデータとが一
致するか否かを判断する(第3図ステップ81〜86 
: 321.822)。
この際のデータチェックは、すでに書込まれているデー
タをデータチェックによる破壊から防止するために、先
ず、Xレジスタの指定番地(OOOOH番地)に格納さ
れているデータをAレジスタに退避させる(第3図ステ
ップ520)。
そして、次に、8レジスタに貯えられたデータ(5Ao
 )をXレジスタの指定番地(OOOOH番地)に書込
みく第3図ステップ321)、続いてYレジスタで指定
される同一番地(00008番地)よりデータを読出し
、そのデータをCレジスタにセットするく第3図ステッ
プ522)。そして、Aレジスタに退避されたデータを
Xレジスタの指定番地(0000)(番地)に復帰させ
る(第3図ステップ523)。次に、そのXレジスタの
指定番地(0000)1番地)より読出されCレジスタ
に貯えられたデータが8レジスタに貯えられている書込
みデータ(5AH)と一致するか否かを判断する(第3
図ステップS6)。
このデータチェックでBレジスタのデータとCレジスタ
のデータとが一致しなければ、Xレジスタの内容が0O
OOH番地であるか否かを判断し、0000H番地であ
ればメモリ部13にメモリが全熱実装されていないもの
と判断してメモリ実装状態判別処理を終了する(第3図
ステップ515)。
又、上記データチェックで8レジスタのデータとCレジ
スタのデータとが一致すれば、メモリ部13に少なくと
も8KBの基本メモリ13Aが実装されているものと判
断し、次に、Xレジスタに2000Hを加算し、更に前
回のデータチェックと異なるデータA5HをBレジスタ
にセットして、再び上記同様のデータチェック(第3図
ステップ321〜522)を行なう(第3図ステップ8
1〜510)。
この際、メモリ部13に実装された基本メモリ13Aが
32KBである際は、Xレジスタの指定番地(2000
H番地)にBレジスタのデータ(A5H)が書込まれ(
第3図ステップ521)、続いてYレジスタで指定され
る番地(OOOOH番地)より読出されたデータ(5A
H>がCレジスタにセットされる(第3図ステップ52
2)。
次に、Cレジスタに貯えられたデータ(5A)l )が
Bレジスタに貯えられているデータ(A5M)と一致す
るか否かが判断され(第3図ステップS6)、ここでは
一致しない(Bf−C)ので、実装基本メモリ13Aが
32KBであると判断する。
又、メモリ8813に実装された基本メモリ13Aが8
KBである際は、上述した如く、物理アドレスの上位2
ビツト(Al1. A14)がプルアップされてハイイ
ンピーダンス状態となり、2ビツトの上位アドレス(A
13. A14)が無効化されていることから、上位ア
ドレス(A13. A14)に冗長をもつことになり、
物理アドレス空間が00008〜7FFFの8KBの範
囲となるため、前回と同一の番地(OOOOu番地)に
8レジスタのデータ(A5H)が書込まれる。従ってこ
の際は、Bレジスタに貯えられたデータ(A5H)と、
Cレジスタに貯えられたデータ(A5)1)が一致する
(B−C)ことから、実装基本メモリ13Aが8KBで
あると判断する。
ここで、実装基本メモリ13Aが8KBであると判断し
た際は、メモリアクセスの際の物理アドレスを6000
H番地だけ(24KBの領域弁だけ)嵩上げすべく、バ
イアスアドレス設定フリップフロップ22にバイアスア
ドレス(DI 、 D2 )として“11″をセットす
る(第3図ステップ511)。
そして、次に拡張メモリ133の判断をすべく、上述し
たようなチェックデータ及びチェックアドレスの設定と
データチェック処理が実行される(第3図ステップ83
〜)。
尚、バイアスアドレス設定フリップフロップ22にバイ
アスアドレス(DI 、 C2)として“11″がセッ
トされた際は、論理アドレスレジスタ21のアドレスが
2000)1となることによって、アダー23の最上位
出力ビット(S3)が“1″となり、チップセレクト信
号(C81)に代ってチップセレクト信号(C82)が
イネーブル状態(ここでは“○″)となり、基本メモリ
13Aに代って拡張メモリ13Bがアクセス可能となる
又、実装基本メモリ13Aが32KBであると判断した
際は、Xレジスタに6000Hを加算する(第3図ステ
ップ512)。そしてそのXレジスタのアドレスが論理
アドレス空間(64KB)を越えているか否か、即ちキ
ャリーが発生しているか否かの判断(第3図ステップ5
13)と、同XレジスタのアドレスがAOOOH以上で
あるか否かの判断(第3図ステップ514)とにより、
拡張メモリ13B側のアドレス空間を含むメモリ部13
の実装チェックが完了したか否かを判断する。
ここで、Xレジスタのアドレス値にキャリーが発生しく
拡張メモリ13Bが32KBの場合)、又は、チェック
アドレスがAOOOH番地に達した(拡張メモリ13B
が8KBの場合)ことが判断されると、Xレジスタのア
ドレスから、0001Mを差引いた値を論理アドレスの
最終アドレス値として認識した後、メモリ実装状態判別
処理を終了する(第3図ステップ816)。
このようにしてメモリ実装状態判別処理が行なわれ、メ
モリ部13に実装された基本メモリ13Aと拡張メモリ
1313の組合わせ状態に応じたバイアスアドレス(即
ち、実装基本メモリ13Aが8KBである際は01 、
C2−“11”、32KBである際はDI 、C2−“
00″)がバイアスアドレス設定フリップ70ツブ22
にセットされる。
次に、データ処理実行時に於いては、CP Ll 11
より与えられた論理アドレスが論理物理アドレス変換部
12により、メモリ部13に実装された基本メモリ13
Aと拡張メモリ13Bの組合わせ状態に応じたバイアス
アドレス(01、C2)をもって物理変換され、チップ
セレクト信号(C81、’C82)とともにメモリ部1
3に与えられて、同アドレスにより、メモリ部13のメ
モリアクセスが実行される。
即ち、メモリアクセス時に於いて、CPU11より与え
られた2バイト(16ビツト)の論理アドレス(A00
〜A15)は、論理物理アドレス変換部12の論理アド
レスレジスタ21にラッチされ、そのうちの上位3ピツ
ト(A13〜A15)がアダー23に供給されて、バイ
アスアドレス設定フリップフロップ22のバイアスアド
レス(Dl 、 C2)と加Iされ、残る13ビツト(
八00〜A12)が物理アドレスレジスタ25の同一ビ
ット位置(AOO−A12)にラッチされる。更にアダ
ー23の3ビツト出力(81〜S3)のうち、下位の2
ビツト出力(Sl。
S2)が物理アドレスレジスタ25の上位2ビツト<A
13. A14)にラッチされ、最上位ビット出力(S
3)が論理回路24に供給されてチップセレクト信号(
C81、C82>の生成に供される。この際、バイアス
アドレス設定フリップフロップ22にバイアスアドレス
(DI 、 C2)としてパ11”がセットされている
際は、論理アドレスレジスタ21のアドレスが2000
8となることによって、アダー23の最上位出力ビット
(S3)が“1″となり、チップセレクト信号(C81
)に代ってチップセレクト信号(C82)がイネーブル
状態(ここでは“0”)となって、基本メモリ13Aに
代り、拡張メモリ13Bがアクセス可能となる。
このように、メモリ部13に実装された基本メモリ13
Aと拡張メモリ13Bの組合わせ状態に応じてバイアス
アドレス(実装基本メモリ13Aが8KBである際は[
)1 、 ()2−“11”、32KBである際は[)
1 、 [)2−“OO”)が設定され、そのバイアス
アドレスと論理アドレスに基づいて物理アドレスが生成
される。この際のメモリ部13に実装される基本メモリ
13Aと拡張メモリ13Bの各種組合わせ状態に応じた
論理/′物理のアドレス対応を第4図に示し、その各種
メモリの実装組合わせ状態に於ける物理アドレス、及び
バイアスアドレスの生成状態を第5図に示している。
上述の如くして、論理/物理アドレスの変換が行なわれ
ることから、実装メモリの組合わせ状態を同等意識する
ことなく、又、実装メモリの組合わせ状態に応じたアド
レスデコーダ等の回路変更作業を同等必要とせず、単一
のハードウェア構成にて実装メモリの絹合わせ状態に応
じた物理アドレス変換が行なえる。
尚、上記実施例では、論理アドレス空間を64KB、又
、メモリ部13に実装可能な基本メモリ13A及び拡張
メモリ133をともに8KB、32KBの2種として説
明したが、これに限定されないことは勿論である。
[発明の効果] 以上詳記したように本発明のメモリアドレスアクセス方
式によれば、Nバイトの論理アドレス空間に対し、内部
に実装される基本メモリと外部より装着脱可能な拡張メ
モリが各々1種のメモリ容凹サイズに特定されないメモ
リ拡張機構をもつ機器に於いて、上記Nバイトの論理ア
ドレス空間に対する実装メモリの組合わせを最小実装容
量単位をもとに設定した特定番地へのメモリアクセスに
より判断する手段と、前記手段により判断された実装メ
モリ組合わせ状態に対応するバイアスアドレスを生成す
る手段と、前記生成手段より出力されたバイアスアドレ
スを保持する手段と、前記保持手段に保持されたバイア
スアドレスを物理アドレスに加算する手段とをもち、実
装メモリ状態に応じたバイアスアドレス値をもって物理
アドレス変換を行なう構成としたことにより、簡単な回
路構成にて、回路変更作業を必要とせず、又、実装メモ
リの組合わせ状態を同等意識することなく、単一のハー
ドウェア構成で簡単かつ容易に実装メモリの組合わせ状
態に応じた物理アドレス変換を行なうことができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
上記実施例に於ける論理物理アドレス変換部の回路ブロ
ック図、第3図は上記実施例に於けるメモリ実装状態判
別処理フローを示すフローチャート、第4図は上記実施
例に於ける実装メモリの各穫組合わせ状態に応じた論理
/物理のアドレス対応を示す図、第5図は上記第4図に
於ける各実装組合わせ状態に於ける物理アドレス及びバ
イアスアドレスの生成状態を示す図、第6図は本発明で
対象とする拡張メモリ着脱機構をもつ様器の外観構成例
を示す斜視図、第7図は上記第6図に示す機器に於ける
各種メモリの組合わせ状態を示す図である。 11・・・CPU、12・・・論理物理アドレス変換部
、13・・・メモリ部、13A・・・基本メモリ、13
B・・・拡張メモリ、21・・・論理アドレスレジスタ
、22・・・バイアスアドレス設定フリップフロップ、
23・・・アダー、24・・・論理回路、25・・・物
理アドレスレジスタ。 出願人代理人 弁理士 鈴江武彦 C52C5I           AS (AO−A
l1)TOMEMORY 第2図

Claims (1)

    【特許請求の範囲】
  1. Nバイトの論理アドレス空間に対し、内部に実装される
    基本メモリと外部より装着脱可能な拡張メモリが各々1
    種のメモリ容量サイズに特定されないメモリ拡張機構を
    もつ機器に於いて、上記Nバイトの論理アドレス空間に
    対する実装メモリの組合わせ状態を最小実装容量単位を
    もとに設定した特定番地へのメモリアクセスにより判断
    する手段と、前記手段により判断された実装メモリ組合
    わせ状態に対応する固有のバイアスアドレスを生成する
    手段と、前記生成手段より出力されたバイアスアドレス
    を保持する手段と、前記保持手段に保持されたバイアス
    アドレスをメモリアクセス時の物理アドレスに加算し物
    理アドレス変換する手段とを有し、実装メモリ状態に固
    有のバイアスアドレスを生成して、そのアドレス値をも
    とにメモリアクセス時の物理アドレス変換を行なうこと
    を特徴としたメモリアドレスアクセス方式。
JP60239024A 1985-10-25 1985-10-25 メモリアドレスアクセス方式 Pending JPS6299842A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473839A (en) * 1987-09-14 1989-03-20 Nec Corp Method and device for access control
JPH01302488A (ja) * 1988-02-10 1989-12-06 Tamura Electric Works Ltd 硬貨検査装置

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