JPH03191447A - デコード方式 - Google Patents
デコード方式Info
- Publication number
- JPH03191447A JPH03191447A JP33435189A JP33435189A JPH03191447A JP H03191447 A JPH03191447 A JP H03191447A JP 33435189 A JP33435189 A JP 33435189A JP 33435189 A JP33435189 A JP 33435189A JP H03191447 A JPH03191447 A JP H03191447A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- circuit
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 79
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のメモリ回路の中から該当するメモリ回路
を選択するデコード方式に関し、特にデコード出力値を
プログラムにより変更できるデコード方式に関するもの
である。
を選択するデコード方式に関し、特にデコード出力値を
プログラムにより変更できるデコード方式に関するもの
である。
従来、この種のデコード方式は第３図に示す構成となっ
ており、その動作波形を第４図に示す。
ており、その動作波形を第４図に示す。
第３図の構成において、メモリＡ３．メモリＢ４の複数
のメモリ回路をプロセッサ１からアクセスする場合、プ
ロセッサ１はそれぞれのメモリ回路に同じアドレス信号
４０１を出力・する（この例の場合はメモリサイズが１
６にバイトのため、メモリにはアドレス信号のＡＯ〜Ａ
１３が入力される）。
のメモリ回路をプロセッサ１からアクセスする場合、プ
ロセッサ１はそれぞれのメモリ回路に同じアドレス信号
４０１を出力・する（この例の場合はメモリサイズが１
６にバイトのため、メモリにはアドレス信号のＡＯ〜Ａ
１３が入力される）。
複数のメモリ回路の中から１つを選択する方法として、
メモリサイズ（この場合１６にバイト）より上位のアド
レス信号（この場合Ａ１４．１５）をデコード回路２で
デコーザドし、プロセッサ１がメモリＡ３をアクセスす
る場合はメモリＡ選択信号４０２を出力することにより
実現できる。この時のデータ信号４０４はメモリＡ３の
信号である。
メモリサイズ（この場合１６にバイト）より上位のアド
レス信号（この場合Ａ１４．１５）をデコード回路２で
デコーザドし、プロセッサ１がメモリＡ３をアクセスす
る場合はメモリＡ選択信号４０２を出力することにより
実現できる。この時のデータ信号４０４はメモリＡ３の
信号である。
メモリＢ４をアクセスする場合、同様にメモリＢ選択信
号４０３を出力することにより実現できる。この時のデ
ータ信号４０４はメモリＢ４の信号である。
号４０３を出力することにより実現できる。この時のデ
ータ信号４０４はメモリＢ４の信号である。
上述した従来のデコード方式は、各メモリの１個あたり
のメモリサイズによりデコードするアドレスが決まって
しまい、メモリサイズの違うメモリを実装した場合はデ
コード回路の変更が生じる欠点と、プロセッサがアクセ
スできるアドレス空間でのメモリの実装アドレスが固定
となり、メモリの実装アドレスの違うプログラムを使用
している装置への流用ができないという欠点を有してい
る。
のメモリサイズによりデコードするアドレスが決まって
しまい、メモリサイズの違うメモリを実装した場合はデ
コード回路の変更が生じる欠点と、プロセッサがアクセ
スできるアドレス空間でのメモリの実装アドレスが固定
となり、メモリの実装アドレスの違うプログラムを使用
している装置への流用ができないという欠点を有してい
る。
本発明のデコード方式は、命令の読み込み、実行、デー
タの読み書きを行なうプロセッサ回路と、このプロセッ
サ回路の実行する命令によりメモリの先頭アドレス及び
メモリサイズを保持する先頭アドレスラッチ回路及びメ
モリサイズラッチ回路と、前記プロセッサ回路の出力す
るアドレス信号から前記先頭アドレスラッチ回路の出力
を減算する減算器と、前記メモリサイズラッチ回路の出
力と前記減算器の出力とを比較し前記減算器出力の方が
大きい場合にメモリ選択信号を出力する比較器と、この
比較器の出力によって制御される前記メモリ回路とを有
する。
タの読み書きを行なうプロセッサ回路と、このプロセッ
サ回路の実行する命令によりメモリの先頭アドレス及び
メモリサイズを保持する先頭アドレスラッチ回路及びメ
モリサイズラッチ回路と、前記プロセッサ回路の出力す
るアドレス信号から前記先頭アドレスラッチ回路の出力
を減算する減算器と、前記メモリサイズラッチ回路の出
力と前記減算器の出力とを比較し前記減算器出力の方が
大きい場合にメモリ選択信号を出力する比較器と、この
比較器の出力によって制御される前記メモリ回路とを有
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はこの
実施例の動作波形を示す図である。
実施例の動作波形を示す図である。
本実施例はメモリの実装アドレス及びメモリサイズをプ
ログラムにより設定する。
ログラムにより設定する。
まず、プロセッサ１は先頭アドレスラッチアドレス信号
２０１と先頭アドレス信号２０２を出力する。先頭アド
レスラッチアドレス信号２０１はデコード回路２でデコ
ードされ、先頭アドレスラッチ信号２０３を出力し、先
頭アドレスラッチ回路５で先頭アドレス信号２０２はラ
ッチされる。
２０１と先頭アドレス信号２０２を出力する。先頭アド
レスラッチアドレス信号２０１はデコード回路２でデコ
ードされ、先頭アドレスラッチ信号２０３を出力し、先
頭アドレスラッチ回路５で先頭アドレス信号２０２はラ
ッチされる。
次に、プロセッサ１はメモリサイズラッチアドレス２０
１とメモリサイズ信号２０２を出力する。
１とメモリサイズ信号２０２を出力する。
メモリサイズラッチアドレス信号２０１はデコード回路
２でデコードされ、メモリサイズラッチ信号２０４を出
力し、メモリサイズラッチ回路６でメモリサイズ信号２
０２はラッチされる。
２でデコードされ、メモリサイズラッチ信号２０４を出
力し、メモリサイズラッチ回路６でメモリサイズ信号２
０２はラッチされる。
次に、プロセッサ１はアクセスしたいメモリアクセスア
ドレス２０１を出力する。減算器７はメモリアクセスア
ドレス２０１から先頭アドレスラッチ回路５の出力を減
算して絶対値に変換し、比較器８に入力する。比較器８
ではメモリサイズラッチ回路６の出力と減算器７の出力
を比較し、メモリサイズの方が大きい場合にメモリ選択
信号２０５を出力し、メモリＡ３が選択されメモリＡ３
からメモリサイズ信号が出力される。
ドレス２０１を出力する。減算器７はメモリアクセスア
ドレス２０１から先頭アドレスラッチ回路５の出力を減
算して絶対値に変換し、比較器８に入力する。比較器８
ではメモリサイズラッチ回路６の出力と減算器７の出力
を比較し、メモリサイズの方が大きい場合にメモリ選択
信号２０５を出力し、メモリＡ３が選択されメモリＡ３
からメモリサイズ信号が出力される。
メモリＢ４の場合も同様な動作により選択される。
たとえば、メモリＡの先頭アドレスが１００、メモリサ
イズが２００、メモリＢの先頭アドレスが５００、サイ
ズが３００の場合、プロセッサ１がアドレス１５０を出
力したときは１１５０−１００く２００であるからメモ
リＡが選択され、Ｉ １５０−５００１＞３００である
からメモリＢは非選択となる。
イズが２００、メモリＢの先頭アドレスが５００、サイ
ズが３００の場合、プロセッサ１がアドレス１５０を出
力したときは１１５０−１００く２００であるからメモ
リＡが選択され、Ｉ １５０−５００１＞３００である
からメモリＢは非選択となる。
以上説明したように本発明は、プロセッサがプログラム
を実行することによりメモリの実装アドレス、メモリサ
イズが変更可能となる為、ノ・−ドウエア設計後のソフ
トウェアの変更によるメモリ実装位置、メモリ容量の変
更にノ・−ドウエアを見直すことなく対応できる効果が
ある。また、メモリ実装位置、メモリ容量の違う装置へ
流用でき、設計の効率向上が図れる効果がある。
を実行することによりメモリの実装アドレス、メモリサ
イズが変更可能となる為、ノ・−ドウエア設計後のソフ
トウェアの変更によるメモリ実装位置、メモリ容量の変
更にノ・−ドウエアを見直すことなく対応できる効果が
ある。また、メモリ実装位置、メモリ容量の違う装置へ
流用でき、設計の効率向上が図れる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の動作波形を示す図、第３図は従来のデ
コード方式の一例のブロック図、第４図は第３図に示す
従来例の動作波形を示す図である。 １・・・・・・プロセッサ、２・・・・・・デコード回
路、３・・・・・・メモリＡ、４・・・・・・メモリＢ
、５・・・・・・先頭アドレスラッチ回路、６・・・・
・・メモリサイズラッチ回路、７・・・・・・減算器、
８・・・・・・比較器。
図に示す実施例の動作波形を示す図、第３図は従来のデ
コード方式の一例のブロック図、第４図は第３図に示す
従来例の動作波形を示す図である。 １・・・・・・プロセッサ、２・・・・・・デコード回
路、３・・・・・・メモリＡ、４・・・・・・メモリＢ
、５・・・・・・先頭アドレスラッチ回路、６・・・・
・・メモリサイズラッチ回路、７・・・・・・減算器、
８・・・・・・比較器。
Claims (1)
- 命令の読み込み、実行、データの読み書きを行なうプロ
セッサ回路と、このプロセッサ回路の実行する命令によ
りメモリの先頭アドレス及びメモリサイズを保持する先
頭アドレスラッチ回路及びメモリサイズラッチ回路と、
前記プロセッサ回路の出力するアドレス信号から前記先
頭アドレスラッチ回路の出力を減算する減算器と、前記
メモリサイズラッチ回路の出力と前記減算器の出力とを
比較し前記減算器出力の方が大きい場合にメモリ選択信
号を出力する比較器と、この比較器の出力によって制御
される前記メモリ回路とを有することを特徴とするデコ
ード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435189A JPH03191447A (ja) | 1989-12-21 | 1989-12-21 | デコード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435189A JPH03191447A (ja) | 1989-12-21 | 1989-12-21 | デコード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191447A true JPH03191447A (ja) | 1991-08-21 |
Family
ID=18276396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33435189A Pending JPH03191447A (ja) | 1989-12-21 | 1989-12-21 | デコード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191447A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679876B2 (en) | 2006-11-15 | 2014-03-25 | Cree, Inc. | Laser diode and method for fabricating same |
| US9012937B2 (en) | 2007-10-10 | 2015-04-21 | Cree, Inc. | Multiple conversion material light emitting diode package and method of fabricating same |
| US9041139B2 (en) | 2007-01-19 | 2015-05-26 | Cree, Inc. | Low voltage diode with reduced parasitic resistance and method for fabricating |
-
1989
- 1989-12-21 JP JP33435189A patent/JPH03191447A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679876B2 (en) | 2006-11-15 | 2014-03-25 | Cree, Inc. | Laser diode and method for fabricating same |
| US9041139B2 (en) | 2007-01-19 | 2015-05-26 | Cree, Inc. | Low voltage diode with reduced parasitic resistance and method for fabricating |
| US9012937B2 (en) | 2007-10-10 | 2015-04-21 | Cree, Inc. | Multiple conversion material light emitting diode package and method of fabricating same |
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