JPH0287254A - 外部メモリアクセスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチパス端子を有するマイクロコンピュータ
の外部メモリアクセスの方法に関する。

〔従来の技術〕

従来、第３図に示す様にマイクロコンピュータ４は、外
部メモリ６用の下位アドレスとデータの共用端子Ａ　Ｌ
　Ｄ　ｏ−７を持ち、外部メモリ６をアクセスする際に
は、その端子Ａ　Ｌ　Ｄ　Ｏ−７をアドレスとデータで
時分割で使用している。

従って、マイクロコンピュータ４から連続したアドレス
に格納された命令を連続してフェッチする場合でも、第
４図のタイミングチャートに示す様に、毎回下位アドレ
スをマイクロコンピュータ４より出力する必要があり、
外部メモリ６からの命令データは、アドレスラッチ回路
５に下位アドレスがラッチされた後のタイミング■でマ
イクロコンピュータに転送している。

〔発明が解決しようとする課題〕

そのため、従来のマイクロコンピュータ４から外部メモ
リ６へのアクセスは、マイクロコンピュータ４から下位
アドレスを出力する■のタイミングと、外部メモリ６か
らのデータを転送する■のタイミングの２つのタイミン
グが必要となり、マイクロコンピュータ４から外部メモ
リ６をアクセスして命令を実行する場合、実行速度が低
下するという欠点があった。また、処理データのブロッ
ク転送の様な連続アドレスで外部メモリ６をアクセスす
る場合でも、上記のことが生じてしまい、処理速度が低
下するという欠点があった。

〔課題を解決するための手段〕

本発明の外部メモリアクセスシステムの構成は、上位ア
ドレス出力とデータ入出力とがマルチブレクスされた上
位アドレス・データ共用端子と、インクリメント、ディ
クリメント制御端子を少くとも有するマイクロコンピュ
ータと、該マイクロコンピュータの命令コード又は処理
データを格納する外部メモリと、インクリメント又はデ
ィクリメント機能を持ったラッチ回路を有し、該ラッチ
回路の入力には前記マイクロコンピュータの上位アドレ
ス・データ共用端子の出力が、前記外部メモリのアドレ
ス入力には前記マイクロコンピュータの下位アドレス出
力と前記ラッチ回路の出力とが、前記外部メモリのデー
タ入出力には前記マイクロコンピュータの上位アドレス
・データ共用端子の入出力が、前記ラッチ回路のインク
リメント又はディクリメント機能の制御入力には前記マ
イクロコンピュータの制御端子出力が各々接続されてい
ることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図のメモリを連続アドレスで動作させた場合のタイミン
グチャートを示す。

第１図の１は、上位アドレスと入出力データとがマルチ
プレクスされ共用端子をもつマイクロコンピュータ、２
はマイクロコンピュータの上位アドレス及びインクリメ
ント又はディクリメント制御信号を入力としたアドレス
ラッチ回路、３は外部メモリである。

第２図において、命令サイクル（１）ではマイクロコン
ピュータ１から出力されるアドレスラッチイネーブル信
号ＡＬＥの立下がりで、マイクロコンピュータ１のアド
レス・データ共用端子Ａ　ＨＤ　ｏ−７より出力される
上位アドレスをアドレスラッチ回路２でラッチしくタイ
ミング■）、タイミング■でラッチされた上位アドレス
とマイクロコンピュータ１より出力される下位アドレス
Ａ　Ｌ　ｏ−７で外部メモリ３をアクセスし、マイクロ
コンピュータ１にデータを転送する。

−度、アドレスラッチ回路２にラッチされた上位アドレ
スは、連続アドレスで命令フェッチを行なったり、処理
データのアクセスを行なう場合、下位アドレスから上位
アドレスへのキャリー発生時にマイクロコンピュータ１
から出力される信号ＩＮＣによってインクリメントされ
ろく第２図Ａ参照）が、下位アドレスから上位アドレス
へのキャリーがない場合は、そのままデータが保持され
る。

〔発明の効果〕

以上説明したように本発明は、連続アドレスでマイクロ
コンピュータから外部メモリを連続してフェッチする場
合、また処理データを連続アクセスする場合、下位アド
レスから上位アドレスへのキャリーが出力した時には、
マイクロコンピュータからアドレスラッチ回路へ制御信
号を出力し、この信号によりアドレスラッチ回路で上位
アドレスをインクリメント／ディクリメントする。又、
この信号が出力されない場合は、アドレスラッチ回路で
上位アドレスの保持を行なう。アドレスラッチ回路の上
記機能により、アドレスラッチ回路で上位アドレスを作
成できるなめ、マイクロコンピュータの上位アドレス・
データ共用端子を最初の外部メモリアクセス時、分岐命
令によるアドレス更新時を除き、データ端子用として使
用できるので、外部メモリへの又は外部メモリからのデ
ータの転送を１タイミングで命令フェッチ又は処理デー
タのアクセスを行なうことができ、アドレスラッチ回路
にアドレスをラッチするタイミング（タイミング■）分
を短縮することができる効果がある。

位アドレスＡＬ、０−７の出力データ、ｄ・・・下位ア
ドレスデータＡＬＤＯ−７の入出力データ、ｆ・・・上
位アドレスＡ　Ｈｏ−７の出力データ、ＡＬＥ・・・ア
ドレスラッチイネーブル信号、ＩＮＣ・・・アドレスラ
ッチ回路インクリメント制御信号、Ｄ　Ｏ−７・・・外
部メモリ入出力データ、Ａｏ−１５・・・外部メモリア
ドレス、Ｒ／Ｗ・・・外部メモリリード・ライト切り換
え信号。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリアクセスシステムの
ブロック図、第２図は本発明を利用して連続命令フェッ
チを行なった場合のタイミングチャート、第３図は従来
の外部メモリアクセスシステムのブロック図、第４図は
従来の外部メモリアクセスシステムを利用して連続命令
フェッチを行なった場合のタイミングチャートである。

Claims (1)

【特許請求の範囲】
1. 上位アドレス出力とデータ入出力とがマルチプレクスさ
   れた上位アドレス・データ共用端子と、インクリメント
   、ディクリメント制御端子を少くとも有するマイクロコ
   ンピュータと、該マイクロコンピュータの命令コード又
   は処理データを格納する外部メモリと、インクリメント
   又はディクリメント機能を持ったラッチ回路を有し、該
   ラッチ回路の入力には前記マイクロコンピュータの上位
   アドレス・データ共用端子の出力が、前記外部メモリの
   アドレス入力には前記マイクロコンピュータの下位アド
   レス出力と前記ラッチ回路の出力とが、前記外部メモリ
   のデータ入出力には前記マイクロコンピュータの上位ア
   ドレス・データ共用端子の入出力が、前記ラッチ回路の
   インクリメント又はディクリメント機能の制御入力には
   前記マイクロコンピュータの制御端子出力が各々接続さ
   れていることを特徴とするマイクロコンピュータの外部
   メモリアクセスシステム。