JPS63168729A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ内蔵のマイクロプロセッ
サにおける、マイクロプログラム制御方式に関するもの
である。

〔従来の技術〕

第２図は従来のマイクロプロセッサに内蔵されたマイク
ロプログラム制御回路を示すブロック図であり、図にお
いて１は命令を伝える内部バス、２はデータバス上より
命令を取り込むマイクロプログラムアドレスラッチ、３
はマイクロプログラムアドレスをデコードし、マイクロ
プログラムメモリ４の選択信号を出力するマイクロプロ
グラムアドレスデコーダである。

また第３図は２レベルのマイクロプログラム制御を行う
マイクロプロセッサのマイクロプロクラム制御回路を示
すブロック図であり、図において第２図と同一符号は相
当部分を示す。また６はマイクロプログラムの出力を受
けるナノプログラムアドレスラッチ、７はアドレスラッ
チ６の出力をデコードするナノプログラムアドレスデコ
ーダ、８はナノプログラムメモリ、９はナノプログラム
出カイ言号である。また１０はマイクロプログラムより
直接出力される内部回路制御信号であり構成によっては
存在しない場合もある。

次に動作について説明する。

まず第２図に示す通常のルベルのマイクロプログラム制
御方式について説明する。マイクロプロセッサによって
読み出された命令は、内部データバス１をとおしてマイ
クロプログラムアドレスラッチ２に入力される。マイク
ロプログラムメモリ４内では各命令に対応してプログラ
ム開始アドレスが決まっており、アドレスラッチ２の出
力をデコーダ３によってデコードすることによりこのス
タート番地を選択する。選択されたマイクロプログラム
メモリ４の内容が出力されこれがマイクロプログラム内
部の制御信号５となる。−命令が数ステップのマイクロ
プログラムで構成される場合アドレスラッチ２の内容が
インクリメントされそれに従ってマイクロプログラムメ
モリ４の内容を逐時出力し、マイクロプロセッサ各部を
制御することにより一命令が実行される。

第３図は２レベルマイクロプログラミングの実施例を示
したものであるが、この場合は内部データバス１上の命
令はマイクロプログラムアドレスラッチ２に取り込まれ
、デコーダ３をとおってマイクロプログラムメモリ４の
選択信号となる。マイクロプログラムの制御信号はナノ
プログラムのアドレスラッチ６に入力されるかもしくは
直接内部の制御信号１０として出力される。ナノプログ
ラムのアドレスはデコーダ７によってデコードされ、ナ
ノプログラムメモリ８を選択し、ナノプログラム出力９
を得る。この場合の１つのマイクロプログラムが１ない
し複数のナノプログラムに相当する。

〔発明が解決しようとする問題点〕

従来のマイクロプロセッサのマイクロプログラム制御回
路は以上のように構成されており、ｌレベルのマイクロ
プログラム制御回路では回路の高速化のためマイクロ命
令をより水平にしようとした場合、−命令を構成するビ
ット数が増大するため必要とする記憶容量が多大となる
という問題点があった。

また２レベルのマイクロプログラム制御回路では記憶容
量を減らし、かつ水平度も高いマイクロ命令を構成でき
るがデコードが２段階で行われることから回路が複雑と
なり処理速度が制限されるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高速性が必要とされる命令を高速に実行する
とともに、全体のマイクロプログラム記憶容量も削減で
きるマイクロプロセッサを得ることを目的とする。

〔問題点を解決するための手段〕

本発明に係るマイクロプロセッサは、マイクロプロセッ
サの内部制御信号を記憶している第１のプログラムメモ
リと、該第１のプログラムメモリをアクセスするための
第１のアドレス入力手段と、上記マイクロプロセッサの
内部制御信号或いは上記第１のアドレス入力手段に出力
すべき命令信号を記憶している第２のプログラムメモリ
と、該第２のプログラムメモリをアクセスするための第
２のアドレス入力手段と、マイクロプロセッサによって
読み出された命令を上記第１．第２のアドレス入力手段
のいずれに入力させるかを選択する選択手段とを備えた
ものである。

〔作用〕

本発明におけるマイクロプロセッサはマイクロプロセッ
サの内部制御信号を記憶している第１のプログラムメモ
リと、該第１のプログラムメモリをアクセスするための
第１のアドレス入力手段と、上記マイクロプロセッサの
内部制御信号或いは上記第１のアドレス入力手段に出力
すべき命令信号を記憶している第２のプログラムメモリ
と、該第２のプログラムメモリをアクセスするための第
２のアドレス入力手段と、マイクロプロセッサによって
読み出された命令を上記第１．第２のアドレス入力手段
のいずれに入力させるかを選択する選択手段とを備えた
構成としたから上記選択手段によりルベルおよび２レベ
ルのマイクロプログラム制御を使いわけることにより、
高速性の要求される命令を高速に実行でき、プログラム
メモリの記憶容量の削減をも実現できる。

〔実施例〕

第１図は本発明の一実施例によるマイクロプロセッサを
示すブロック図であり、図においてｌは命令を伝達する
内部データバス、２はマイクロプログラムアドレスラッ
チ、３はマイクロプログラムアドレスデコーダ、４はマ
イクロプログラムメモリ、６はナノプログラムアドレス
ラッチ、７ばナノプログラムアドレスデコーダ、８はナ
ノプログラムメモリ、９はナノプログラム制御出力、１
０はマイクロプログラムより直接出力される制御信号で
ある。

次に動作について説明する。本発明におけるマイクロプ
ロセッサでは実行する命令が２種に分かれている。一方
の命令は内部バス１を経由してナノプログラムアドレス
ラッチ６に取り込まれその命令が開始されるナノプログ
ラムアドレスを出力する。アドレスはデコーダ７により
デコードされナノプログラムメモリ８より対応するナノ
命令を選択する。−命令が複数のステップにわたる場合
、アドレスラッチ６でインクリメントが行われ、逐時命
令の実行が行われる。この場合デコーダは一段しか経由
しないためその１ステツプの実行速度は多くの場合１〜
２クロツクで実行できる。他方のグループに属する命令
を実行した場合、内部バス１上の命令はマイクロプログ
ラムアドレスラッチ２に取り込まれその命令が開始され
るべきマイクロプログラムアドレスが発生される。アド
レスはデコーダ３でデコードされマイクロプログラムメ
モリ４を選択する。マイクロプログラムメモリの出力の
一部は直接内部回路を制御する信号１０となる場合もあ
るが、その他の信号はナノプログラムアドレスラッチ６
の入力信号となり、所要の番地を指定する。このように
後者の命令のグループでは２段のデコーダを経由し、命
令が実行されるため、前者の命令と比較し、デコードに
要する時間として更に１〜２クロック多く必要となる。

ただしこの場合、ナノプログラムの数ステップをマイク
ロプログラムの１ステツプとして記述できるため記憶容
量を削減できる効果がある。

ところでＲＩ　Ｓ　Ｃ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕ
ｃｔｉｏｎ　Ｃｏｍｐｕ　ｔｅｒ）釣手法を用いたコン
ピュータでは、システムの速度を上げるためコンパクト
な命令体系が使用される。このため、処理に要するプロ
グラムのステップ数が膨大なものとなってしまい問題で
あったが、このような場合にも本実施例のようにマイク
ロプログラム制御回路を構成すれば速度と記憶容量のト
レードオフにより、最適化を行い非常に効率の良い命令
体系を構成することが可能となるという効果がある。

なお上記実施例では２種のマイクロプログラム制御手段
を選択するために命令で区別することとしたが、内部に
状態フラグを設けておき、この内容によって区別するよ
うな構成としても、柔軟な構造のマイクロプロセッサを
実現できる効果がある。

〔発明の効果〕

以上のように、この発明によれば、マイクロプログラム
制御回路がデコーダ１段で動作する通常のマイクロプロ
グラム制御方式と、デコーダ２段で動作する２レベルマ
イクロプログラム制御方式とを並用することができ、高
速動作が必要な命令では前者を用い、また複雑な処理を
要する命令では後者を用いることにより、高速性と記憶
容量の削減を同時に達成できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロプログラム制
御回路を示すブロック図、第２図は従来より使用されて
いるルベルマイクロプログラム制御回路のブロック図、
第３図は２レベルマイクロプログラム制御回路である。 １は内部バス、２はマイクロプログラムアドレスラッチ
、３はマイクロプログラムアドレスデコーダ、４はマイ
クロプログラムメモリ、５はマイクロプログラム出力、
６はナノプログラムアドレスラッチ、７はナノプログラ
ムアドレスデコーダ、８はナノプログラムメモリ、９は
ナノプログラム制御出力、１０はマイクロプログラムよ
り直接出力される制御信号。 第１図 ｚｙｚ、ｖ 第３図

Claims (1)

【特許請求の範囲】
1. （１）マイクロプログラム内蔵のマイクロプロセッサに
   おいて、 マイクロプロセッサの内部制御信号を記憶している第１
   のプログラムメモリと、 該第１のプログラムメモリをアクセスするための第１の
   アドレス入力手段と、 上記マイクロプロセッサの内部制御信号或いは上記第１
   のアドレス入力手段に出力すべき命令信号を記憶してい
   る第２のプログラムメモリと、該第２のプログラムメモ
   リをアクセスするための第２のアドレス入力手段と、 マイクロプロセッサによって読み出された命令を上記第
   １、第２のアドレス入力手段のいずれに入力させるかを
   選択する選択手段とを備えたことを特徴とするマイクロ
   プロセッサ。