JPH05120879A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ書込み／読出しを含む操作回数を低減
する半導体メモリ装置を実現する。 【構成】 本発明の半導体メモリ装置は、アドレス信号
１０１を取込むアドレス・バッファ１と、書込み要求信
号または読出し要求信号１０３を入力し、それぞれ書込
み信号１０６または読出し信号１０５を出力する書込み
／読出し制御部３と、アドレス信号１０４を入力するメ
モリ・セル２と、読出し信号１０５を介して読出され
る、メモリ・セル２内のデータ信号１０７を入力して、
データ信号１０９を外部に出力する出力バッファ４と、
データ信号１１０を受けて、書込み信号１０６を介して
メモリ・セル２に書込まれるデータ信号１１１として出
力する入力バッファ６と、アドレス信号１０４を読出し
信号１０４の有効単位ごとに取込み、アドレス信号１０
４に含まれる特定アドレス値の組合せ入力により、演算
回路制御信号１０８を有効として出力する制御回路５
と、演算回路制御信号１０８を介して、データ信号１０
７とデータ信号１１１との演算を行い、データ信号１１
２として出力する演算回路７とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に書込み用ならびに読出し用として使用される半
導体メモリ装置に関する。

【０００２】

【従来の技術】従来の書込み／読出し用の半導体メモリ
装置は、図３に１例のブロック図が示されるように、ア
ドレス・バッファ２５と、メモリ・セル２６と、書込み
／読出し制御部２７と、出力バッファ２８と、入力バッ
ファ２９とを備えて構成されている。

【０００３】図３において、データを読出す場合には、
外部よりアドレス信号１１８およびセレクト信号１１９
が入力されると、アドレス・バッファ２５においては、
アドレス信号１１８が取込まれ、アドレス信号１２１が
出力されてメモリ・セル２６に入力される。メモリ・セ
ル２６においては、アドレス信号１２１に対応するメモ
リ・セル内のデータ信号１２４が取出されて、出力バッ
ファ２８に入力される。次いで、外部より読出しの要求
信号１２０が入力されると、書込み／読出し制御部２７
においては、当該読出しの要求信号１２０の入力を受け
て読出し信号１２２が出力され、出力バッファ２８に送
出される。出力バッファ２８においては、この読出し要
求信号１２２が入力されると、前述のデータ信号１２４
が取込まれ、データ信号１２５が外部に対して出力され
る。

【０００４】次に、半導体メモリ装置にデータを書込む
場合には、外部よりアドレス信号１１８およびセレクト
信号１１９が入力されると、アドレス・バッファ２５に
おいては、アドレス信号１１８が取込まれ、アドレス信
号１２１が出力されてメモリ・セル２６に入力される。
一方、外部より入力されるデータ信号１２６は、入力バ
ッファ２９に入力され、また、外部より書込みの要求信
号１２０が書込み／読出し制御部２７に入力されて、書
込み信号１２３が出力されて入力バッファ２９に送出さ
れる。入力バッファ２９においては、書込み信号１２３
を介して前述のデータ信号１２６が取込まれ、書込み用
のデータ信号１２７が出力されてメモリ・セル２６に送
られる。メモリ・セル２６においては、アドレス・バッ
ファ２５より入力されているアドレス信号１２１に対応
するセルに対して、このデータ信号１２７の書込みが行
われる。

【０００５】一般的に、以上のような手順にて、半導体
メモリ装置に対するデータの読出しおよび書込みが行わ
れる。

【０００６】

【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、外部プロセッサにおいて、メモ
リに書込まれているデータを読出して所定の演算処理を
行い、その演算結果によるデータを同じアドレスに対し
て書込みを行う場合には、図３において、先ず、当該外
部プロセッサよりアドレス信号１１８、セレクト信号１
１９および書込みの要求信号１２０を入力して、前述の
読出し手順を介してデータ信号を読出し、次いで、当該
外部プロセッサよりアドレス信号１１８、セレクト信号
１１９および書込みの要求信号１２０を入力して、前述
の書込み手順を介して演算結果によるデータ信号の書込
みが行われる。

【０００７】しかしながら、上記の外部プロセッサ側の
操作に関しては、全てソフトウェアにより実行しなけれ
ばならず、しかも半導体メモリ装置より所望のデータを
読込み、その読込んだデータの演算を行って、その演算
結果を当該半導体メモリ装置に書込むという３段階の操
作を行うことを必要とするという欠点がある。

【０００８】

【課題を解決するための手段】本発明の半導体メモリ装
置は、外部より入力されるアドレス信号およびセレクト
信号を入力し、前記セレクト信号を介して、前記アドレ
ス信号を取込むアドレス・バッファと、外部より入力さ
れる書込み要求信号または読出し要求信号を入力し、前
記セレクト信号を介して、それぞれ書込み信号または読
出し信号を出力する書込み／読出し制御部と、前記アド
レス・バッファから出力されるアドレス信号を入力する
メモリ・セルと、前記読出し信号を介して読出される、
前記アドレス信号に対応する前記メモリ・セル内のデー
タ信号を入力して、当該データ信号を外部に出力する出
力バッファと、外部より入力されるデータ信号を受け
て、前記書込み信号を介して前記メモリ・セルに書込ま
れるデータ信号として出力する入力バッファと、前記ア
ドレス・バッファより出力されるアドレス信号を、前記
読出し信号が有効になる単位ごとに取込み、前記アドレ
ス信号に含まれる特定のアドレス値の組合せを入力する
ことにより、所定の演算回路制御信号を有効な制御信号
として出力する制御回路と、前記演算回路制御信号を介
して、メモリ・セルより出力されるデータ信号と、前記
入力バッファより出力されるデータ信号との演算を行
い、当該演算結果を、データ信号として出力する演算回
路とを備えて構成され、前記演算回路より出力される演
算結果によるデータ信号を、前記書込み信号を介して前
記メモリ・セルに書込むことを特徴としている。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、アドレス
・バッファ１と、メモリ・セル２と、書込み／読出し制
御部３と、出力バッファ４と、制御回路５と、入力バッ
ファ６と、演算回路７とを備えて構成される。また、図
２に示されるのは、本実施例における制御回路５および
演算回路７の内部構成を示すブロック図である。

【００１１】図１において、データを読出す場合には、
外部よりアドレス信号１０１およびセレクト信号１０２
が入力されると、アドレス・バッファ１においては、ア
ドレス信号１０１が取込まれ、アドレス信号１０４が出
力されて、メモリ・セル２に入力されるとともに制御回
路５にも入力される。メモリ・セル２においては、アド
レス信号１０４に対応するメモリ・セル内のデータ信号
１０８が取出されて、出力バッファ４と演算回路７に入
力される。次いで、外部より読出しの要求信号１０３が
入力されると、書込み／読出し制御回路３においては、
読出しの要求信号１０３の入力を受けて読出し信号１０
５が出力されて、制御回路５と出力バッファ４に入力さ
れる。制御回路５においては、アドレス・バッファ１よ
り入力されるアドレス信号１０４のアドレス値が、読出
し信号１０５を介して読込まれる。このような手順によ
り、アドレス信号１０１に対応する特定のアドレス値の
一連の組合せが制御回路５に入力される。これらの特定
のアドレス値の組合せが制御回路５に入力されることに
より、制御回路５から出力される演算回路制御信号１０
８は有効な信号として設定される。

【００１２】制御回路５に対する特定のアドレス値の一
連の組合せが入力されると、アドレス信号１０１および
セレクト信号１０２の入力に対応して、アドレス・バッ
ファ１においては、アドレス信号１０１が取込まれ、ア
ドレス信号１０４が出力されて、メモリ・セル２に入力
される。メモリ・セル２からは、アドレス信号１０４に
対応するデータ信号１０７が出力されて出力バッファ４
および演算回路７に入力される。次に、書込みの要求信
号１０３の入力に対応して、書込み／読出し制御部３か
ら出力される書込み信号１０６が入力バッファ６に入力
され、データ信号１１１が入力バッファ６に取込まれ
て、当該入力バッファ６を介してデータ信号１１２が演
算回路７に入力される。演算回路７においては、前述の
ように、制御回路５より入力される演算回路制御信号１
０８が有効となっているため、メモリ・セル２より入力
されるデータ信号１０７とデータ信号１１１との演算結
果がデータ信号１１２として出力されて、メモリ・セル
２に入力される。メモリ・セル２においては、このデー
タ信号１１２は、前述のアドレス信号１０１により示さ
れるアドレスに、書込み信号１０６を介して書込まれ
る。

【００１３】次に、本実施例における制御回路５および
演算回路７の動作について説明する。図２に示されるの
は、制御回路５および演算回路７の内部構成を示すブロ
ック図である。図２に示されるように、制御回路５は、
アドレス・デコーダ８と、ＡＮＤ回路９、１２および１
５と、フリップフロップ１０、１３、１６および１８
と、インバータ１１、１４、１７および１９と、抵抗２
１および容量２２を含むリセット回路２０とを備えて構
成され、演算回路７は、メモリバッファ２３と、ＯＲ回
路２４とを備えて構成される。

【００１４】図２において、電源投入時においては、リ
セット回路２０より出力されるリセット信号１１６によ
り、フリップフロップ１０、１３、１６および１８から
それぞれ出力される信号ならびに演算回路制御信号１０
９は全てロウ・レベルに設定される。次に、アドレス・
バッファ１より、特定のアドレス値の組合せの最初のア
ドレス値が、アドレス信号１０４としてアドレス・デコ
ーダ８に入力されると、アドレス一致信号１１３がハイ
・レベルとなってＡＮＤ回路９に入力される。ＡＮＤ回
路９のもう一方の入力端には、前述のように、フリップ
フロップ１０より出力されたロウ・レベルの信号が、イ
ンバータ１１により反転されてハイ・レベルの信号とし
て入力されており、従って、ＡＮＤ回路９よりは、ハイ
・レベルの信号が出力されてフリップフロップ１０に入
力される。次いで、書込み／読出し制御部３よりから読
出し信号１０５が入力されると、フリップフロップ１０
においては、ＡＮＤ回路９から出力される上述のハイ・
レベルの信号が取込まれて、ハイ・レベルの信号が出力
され、ＡＮＤ回路１２に入力される。

【００１５】次に、アドレス・バッファ１より、特定の
アドレス値の組合せの２番目のアドレス値が、アドレス
信号１０４としてアドレス・デコーダ８に入力される
と、アドレス一致信号１１４がハイ・レベルとなってＡ
ＮＤ回路１２に入力される。ＡＮＤ回路１２の他の入力
端には、フリップフロップ１３より出力されたロウ・レ
ベルの信号が、インバータ１４により反転されてハイ・
レベルの信号として入力されており、従って、ＡＮＤ回
路１２よりは、ハイ・レベルの信号が出力されてフリッ
プフロップ１３に入力される。次いで、書込み／読出し
制御部３より読出し信号１０５が入力されると、フリッ
プフロップ１３においては、ＡＮＤ回路１２から出力さ
れる上述のハイ・レベルの信号が取込まれて、ハイ・レ
ベルの信号が出力され、ＡＮＤ回路１５に入力される。
そして、同時に、フリップフロップ１０に読出し信号１
０５が入力されると、フリップフロップ１０より出力さ
れる信号がハイ・レベルであるため、インバータ１１に
より反転されたロウ・レベルの信号がＡＮＤ回路９の入
力端に入力され、このためＡＮＤ回路９の出力レベルは
ロウ・レベルとなってフリップフロップ１０に入力さ
れ、また、フリップフロップ１０から出力される信号も
ロウ・レベルとなる。

【００１６】次に、アドレス・バッファ１より、特定の
アドレス値の組合せの最後のアドレス値が、アドレス信
号１０４としてアドレス・デコーダ８に入力されると、
アドレス一致信号１１５がハイ・レベルとなってＡＮＤ
回路１５に入力される。ＡＮＤ回路１５の他の入力端に
は、フリップフロップ１６より出力されたロウ・レベル
の信号が、インバータ１７により反転されてハイ・レベ
ルの信号として入力されており、ＡＮＤ回路１５より
は、ハイ・レベルの信号が出力されてフリップフロップ
１６に入力される。次いで、書込み／読出し制御部３よ
り読出し信号１０５が入力されると、フリップフロップ
１６においては、ＡＮＤ回路１５から出力される上述の
ハイ・レベルの信号が取込まれて、ハイ・レベルの信号
が出力され、フリップフロップ１８に入力される。ま
た、同時にフリップフロップ１３に読出し信号１０５が
入力されると、フリップフロップ１３より出力される信
号がハイ・レベルであるため、インバータ１４により反
転されたロウ・レベルの信号がＡＮＤ回路１２の入力端
に入力され、このためＡＮＤ回路１２の出力レベルはロ
ウ・レベルとなってフリップフロップ１３に入力され、
フリップフロップ１３から出力される信号もロウ・レベ
ルとなる。

【００１７】また、フリップフロップ１８に入力される
他の信号は、フリップフロップ１８から出力される信
号、即ち演算回路制御信号１０８がロウ・レベルに設定
されているため、ハイ・レベルの信号が入力され、これ
により、フリップフロップ１８においては、上述のフリ
ップフロップ１６より入力されるハイ・レベルの信号が
取込まれて、ハイ・レベルの演算回路制御信号１０８と
して出力され、演算回路７に含まれるメモリ・バッファ
２３に入力される。また、同時にフリップフロップ１６
に対して、読出し信号１０５が入力されると、フリップ
フロップ１６より出力される信号がハイ・レベルである
ため、インバータ１７により反転されたロウ・レベルの
信号がＡＮＤ回路１５の入力端に入力され、このためＡ
ＮＤ回路１５の出力レベルはロウ・レベルとなってフリ
ップフロップ１６に入力され、フリップフロップ１６か
ら出力される信号もロウ・レベルとなる。

【００１８】次に、フリップフロップ１８より出力され
る演算回路制御信号１０８がハイ・レベルに転移するこ
とにより、メモリ・バッファ２３においては、データ信
号１０７が取込まれてデータ信号１１７として出力さ
れ、ＯＲ回路２４に入力される。ＯＲ回路２４において
は、このデータ信号１１７と入力バッファ６より送られ
てくるデータ信号１１１との論理和がとられて、データ
信号１１２として出力され、メモリ・セル２に入力され
て当該メモリ内に書込まれる。

【００１９】次いで、前述の場合と同様に、特定のアド
レス値の組合せが入力されると、インバータ１９より出
力されてフリップフロップ１８に入力されている信号
は、演算制御信号１０９がハイレベルであるため、ロウ
・レベルの状態にあり、順次入力される特定のアドレス
値の組合せに対応して、フリップフロップ１６から出力
される信号がフリップフロップ１８に入力されることに
より、フリップフロップ１８より出力される演算回路制
御信号１０８をロウ・レベルに転移させることが可能で
あり、また従来の半導体メモリ装置の場合と同様な仕様
に戻すことも可能である。また、本回路において、連続
したアドレス値の組合せが入力されない場合において
は、演算回路制御信号１０８はロウ・レベルの状態にあ
るため、メモリ・バッファ２３から出力されるデータ信
号１１７は、データ信号１０７の値の如何に関せずロウ
・レベルとなり、ＯＲ回路２４においては、データ信号
１１１がそのままデータ信号１１２として出力されるた
めに、従来の半導体メモリ装置と同様に使用することが
可能となる。

【００２０】このようにして、本発明における制御回路
が実現されるが、同様の方法により、任意の連続したア
ドレス値の組合せ、および演算回路を有する制御回路に
ついても、これを実現することが可能である。

【００２１】以上説明したように、本発明においては、
メモリ内容と入力データ信号との演算結果を、当該メモ
リに書込む際には、最初に特定のアドレス入力の組合せ
を入力することが可能となり、また、本発明特有の仕様
を従来同様の仕様に戻したい時には、もう一度特定のア
ドレス入力の組合せを入力することにより可能となる。
また、最初に、特定のアドレス値の組合せを入力しない
で、初期設定を行い、次に、特定のアドレス値の組合せ
を入力して、メモリ内容と入力データ信号との演算結果
を書込む場合には、当該メモリ内容と入力データ信号と
の演算結果をメモリに書込む操作が、１回だけの操作に
より行うことが可能となる。上記のような操作をｎ回行
う場合には、従来例の場合には、３×ｎ回の操作が必要
となるのに対して、本発明の場合には、（特定のアドレ
ス値の組合せ数）×２＋ｎ回の操作で済むことになる。
１例として、特定のアドレス値の組合せが３組である場
合には、４回以上の操作を行えば、従来技術による場合
に比較して操作回数に関するメリットがあることが分
る。

【００２２】

【発明の効果】以上説明したように、本発明は、書込み
／読出し制御部より出力される読出し信号ならびにアド
レス・バッファより出力されるアドレス信号を入力し
て、演算回路制御信号を出力する制御回路と、前記演算
回路制御信号を介して、メモリ・セルより出力されるデ
ータ信号と、入力バッファより出力されるデータ信号と
の演算を行い、当該演算結果を前記メモリ・セルに出力
して書込むことにより、メモリ・セルに対応するデータ
の入出力操作回数を大幅に低減することが可能であると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における制御回路および演算回路の内
部構成を示すブロック図である。

【図３】従来例を示すブロック図である。

【符号の説明】

１、２５ アドレス・バッファ ２、２６ メモリ・セル ３、２７ 書込み／読出し制御部 ４、２８ 出力バッファ ５ 制御回路 ６、２９ 入力バッファ ７ 演算回路 ８ アドレス・デコーダ ９、１２、１５ ＡＮＤ回路 １０、１３、１６、１８ フリップフロップ １１、１４、１７、１９ インバータ ２０ リセット回路 ２１ 抵抗 ２２ 容量 ２３ メモリ・バッファ ２４ ＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部より入力されるアドレス信号および
   セレクト信号を入力し、前記セレクト信号を介して、前
   記アドレス信号を取込むアドレス・バッファと、 外部より入力される書込み要求信号または読出し要求信
   号を入力し、前記セレクト信号を介して、それぞれ書込
   み信号または読出し信号を出力する書込み／読出し制御
   部と、 前記アドレス・バッファから出力されるアドレス信号を
   入力するメモリ・セルと、 前記読出し信号を介して読出される、前記アドレス信号
   に対応する前記メモリ・セル内のデータ信号を入力し
   て、当該データ信号を外部に出力する出力バッファと、 外部より入力されるデータ信号を受けて、前記書込み信
   号を介して前記メモリ・セルに書込まれるデータ信号と
   して出力する入力バッファと、 前記アドレス・バッファより出力されるアドレス信号
   を、前記読出し信号が有効になる単位ごとに取込み、前
   記アドレス信号に含まれる特定のアドレス値の組合せを
   入力することにより、所定の演算回路制御信号を有効な
   制御信号として出力する制御回路と、 前記演算回路制御信号を介して、メモリ・セルより出力
   されるデータ信号と、前記入力バッファより出力される
   データ信号との演算を行い、当該演算結果を、データ信
   号として出力する演算回路と、 を備えて構成され、前記演算回路より出力される演算結
   果によるデータ信号を、前記書込み信号を介して前記メ
   モリ・セルに書込むことを特徴とする半導体メモリ装
   置。