JPH064480Y2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH064480Y2 JPH064480Y2 JP4497287U JP4497287U JPH064480Y2 JP H064480 Y2 JPH064480 Y2 JP H064480Y2 JP 4497287 U JP4497287 U JP 4497287U JP 4497287 U JP4497287 U JP 4497287U JP H064480 Y2 JPH064480 Y2 JP H064480Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- chip select
- input
- select signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体記憶装置に関し、特にチップセレクト信
号により記憶部の能動・非能動状態を制御する半導体記
憶装置に関する。
号により記憶部の能動・非能動状態を制御する半導体記
憶装置に関する。
従来、この種の半導体記憶装置は、メモリーセルアレイ
をもつ記憶部と、この記憶部に能動・非能動状態を制御
するチップセレクト信号を入力する第１の入力端子とを
備え、チップセレクト信号によって能動状態となった記
憶部の所定のアドレスに対し、データの書込み・読出し
を行う構成となっていた。
をもつ記憶部と、この記憶部に能動・非能動状態を制御
するチップセレクト信号を入力する第１の入力端子とを
備え、チップセレクト信号によって能動状態となった記
憶部の所定のアドレスに対し、データの書込み・読出し
を行う構成となっていた。
従って、複数の半導体記憶装置を使用して一つのシステ
ムを構成する場合、外部にインバータによるデコーダ回
路を設け、これら半導体記憶装置の能動・非能動状態を
制御していた。
ムを構成する場合、外部にインバータによるデコーダ回
路を設け、これら半導体記憶装置の能動・非能動状態を
制御していた。
上述した従来の半導体記憶装置は、内部にインバータ回
路を有していない構成となっているので、複数の半導体
記憶装置を使用する場合、外部に、インバータを含んで
形成され外部からのチップセレクト信号をデコードする
デコーダ回路を設け、これら半導体記憶装置の能動・非
能動状態を制御する必要があり、このデコーダ回路のた
めにスペースが増大しシステム規模が大きくなるという
欠点がある。
路を有していない構成となっているので、複数の半導体
記憶装置を使用する場合、外部に、インバータを含んで
形成され外部からのチップセレクト信号をデコードする
デコーダ回路を設け、これら半導体記憶装置の能動・非
能動状態を制御する必要があり、このデコーダ回路のた
めにスペースが増大しシステム規模が大きくなるという
欠点がある。
本考案の目的は、外部のデコーダ回路を簡略化でき、シ
ステム規模を縮減することができる半導体記憶装置を提
供することにある。
ステム規模を縮減することができる半導体記憶装置を提
供することにある。
本考案の半導体記憶装置は、第１の入力端子から入力さ
れたチップセレクト信号が能動状態を示すとき能動状態
となり所定の記憶処理動作を行う記憶部と、第２の入力
端子から入力された信号をレベル反転して出力端子から
出力するインバータとを備え、外部からのチップセレク
ト信号及びこの外部からのチップセレクト信号を前記イ
ンバータによりレベル反転した信号のうちの一方を前記
第１の入力端子から入力するようにして構成される。
れたチップセレクト信号が能動状態を示すとき能動状態
となり所定の記憶処理動作を行う記憶部と、第２の入力
端子から入力された信号をレベル反転して出力端子から
出力するインバータとを備え、外部からのチップセレク
ト信号及びこの外部からのチップセレクト信号を前記イ
ンバータによりレベル反転した信号のうちの一方を前記
第１の入力端子から入力するようにして構成される。
次に、本考案の実施例について図面を参照して説明す
る。
る。
第１図は本考案の一実施例を示すブロック図である。
この実施例は、１つのパッケージ１０内に、入力端子Ｔ
３から入力されたチップセレクト信号（ＣＳ）が能動状
態（例えば論理値“１”）を示すとき能動状態となり入
力端子Ｔ１からのアドレス信号ＡＤで指定された所定の
アドレスに対して入出力端子Ｔ２からのデータ（ＤＴ）
の書込み、入出力端子Ｔ２へのデータの読出し等の記憶
処理動作を行う記憶部１と、入力端子Ｔ４から入力され
た信号をレベル反転して出力端子Ｔ５から出力するイン
バータ２とを備え、外部からのチップセレクト信号ＣＳ
及びこの外部からのチップセレクト信号ＣＳをインバー
タ２によりレベル反転した信号のうちの一方を入力端子
Ｔ３から入力する構成となっている。
３から入力されたチップセレクト信号（ＣＳ）が能動状
態（例えば論理値“１”）を示すとき能動状態となり入
力端子Ｔ１からのアドレス信号ＡＤで指定された所定の
アドレスに対して入出力端子Ｔ２からのデータ（ＤＴ）
の書込み、入出力端子Ｔ２へのデータの読出し等の記憶
処理動作を行う記憶部１と、入力端子Ｔ４から入力され
た信号をレベル反転して出力端子Ｔ５から出力するイン
バータ２とを備え、外部からのチップセレクト信号ＣＳ
及びこの外部からのチップセレクト信号ＣＳをインバー
タ２によりレベル反転した信号のうちの一方を入力端子
Ｔ３から入力する構成となっている。
第２図は第１図に示された実施例の半導体記憶装置を２
個使用したときの結線の一例を示すブロック図である。
個使用したときの結線の一例を示すブロック図である。
この例では、パッケージ１０ａの半導体記憶装置（以
下、半導体記憶装置１０ａという）のチップセレクト信
号ＣＳは直接入力端子Ｔ３に入力され、パッケージ１０
ｂの半導体記憶装置（以下、半導体記憶装置１０ｂとい
う。以下同様）のチップセレクト信号は半導体記憶装置
１０ａのインバータ２を経由して入力端子Ｔ３に入力さ
れている。従って、チップセレクト信号ＣＳが論理値
“１”のとき半導体記憶装置１０ａが能動状態となり、
論理値“０”のとき半導体記憶装置１０ｂが能動状態と
なる。
下、半導体記憶装置１０ａという）のチップセレクト信
号ＣＳは直接入力端子Ｔ３に入力され、パッケージ１０
ｂの半導体記憶装置（以下、半導体記憶装置１０ｂとい
う。以下同様）のチップセレクト信号は半導体記憶装置
１０ａのインバータ２を経由して入力端子Ｔ３に入力さ
れている。従って、チップセレクト信号ＣＳが論理値
“１”のとき半導体記憶装置１０ａが能動状態となり、
論理値“０”のとき半導体記憶装置１０ｂが能動状態と
なる。
第３図は２入力のチップセレクト信号をもつ半導体記憶
装置に本考案を適用したものを４個使用したときの結線
の一例を示すブロック図である。
装置に本考案を適用したものを４個使用したときの結線
の一例を示すブロック図である。
この例によると、チップセレクト信号ＣＳ１，ＣＳ２の
論理値がそれぞれ“１”，“１”のとき半導体記憶装置
１０ｃが能動状態となり、以下同様に、“１”，“０”
のとき１０ｄ、“０”，“１”のとき１０ｅ、“０”，
“０”のとき１０ｆがそれぞれ能動状態となる。
論理値がそれぞれ“１”，“１”のとき半導体記憶装置
１０ｃが能動状態となり、以下同様に、“１”，“０”
のとき１０ｄ、“０”，“１”のとき１０ｅ、“０”，
“０”のとき１０ｆがそれぞれ能動状態となる。
即ち、簡単な外部結線で半導体記憶装置１０ｃ〜１０ｆ
の１つが選択できるデコーダ回路が構成でき、また、イ
ンバータ２は半導体記憶装置内の空きスペースを活用し
て形成することができる。
の１つが選択できるデコーダ回路が構成でき、また、イ
ンバータ２は半導体記憶装置内の空きスペースを活用し
て形成することができる。
以上説明したように本考案は、内部にインバータ回路を
有する構成とすることにより、外部の簡単な結線のみで
複数の半導体記憶装置の能動・非能動状態を制御するデ
コーダ回路を構成することができ、システム規模を縮減
することができる効果がある。
有する構成とすることにより、外部の簡単な結線のみで
複数の半導体記憶装置の能動・非能動状態を制御するデ
コーダ回路を構成することができ、システム規模を縮減
することができる効果がある。
第１図は本考案の一実施例を示すブロック図、第２図は
第１図に示された実施例を２個使用したときの結線の一
例を示すブロック図、第３図は２入力チップセレクト信
号をもつ半導体記憶装置に本考案を適用したものを４個
使用したときの結線の一例を示すブロック図である。 １，１ａ……記憶部、２……インバータ、１０，１０ａ
〜１０ｆ……パッケージ、Ｔ１〜Ｔ６……端子。
第１図に示された実施例を２個使用したときの結線の一
例を示すブロック図、第３図は２入力チップセレクト信
号をもつ半導体記憶装置に本考案を適用したものを４個
使用したときの結線の一例を示すブロック図である。 １，１ａ……記憶部、２……インバータ、１０，１０ａ
〜１０ｆ……パッケージ、Ｔ１〜Ｔ６……端子。
Claims (1)
- 【請求項１】第１の入力端子から入力されたチップセレ
クト信号が能動状態を示すとき能動状態となり所定の記
憶処理動作を行う記憶部と、第２の入力端子から入力さ
れた信号をレベル反転して出力端子から出力するインバ
ータとを備え、外部からのチップセレクト信号及びこの
外部からのチップセレクト信号を前記インバータにより
レベル反転した信号のうちの一方を前記第１の入力端子
から入力するようにしたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4497287U JPH064480Y2 (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4497287U JPH064480Y2 (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153400U JPS63153400U (ja) | 1988-10-07 |
| JPH064480Y2 true JPH064480Y2 (ja) | 1994-02-02 |
Family
ID=30863285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4497287U Expired - Lifetime JPH064480Y2 (ja) | 1987-03-25 | 1987-03-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064480Y2 (ja) |
-
1987
- 1987-03-25 JP JP4497287U patent/JPH064480Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153400U (ja) | 1988-10-07 |
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