JPH05165759A - 入出力デコーダ装置 - Google Patents
入出力デコーダ装置Info
- Publication number
- JPH05165759A JPH05165759A JP3328745A JP32874591A JPH05165759A JP H05165759 A JPH05165759 A JP H05165759A JP 3328745 A JP3328745 A JP 3328745A JP 32874591 A JP32874591 A JP 32874591A JP H05165759 A JPH05165759 A JP H05165759A
- Authority
- JP
- Japan
- Prior art keywords
- input
- mapped
- output device
- memory
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 Ｉ／Ｏに対してダイナミックにメモリ用の命
令もＩ／Ｏ用の命令も使用できることを目的とする。 【構成】 メモリマップトＩ／ＯでもＩ／ＯマップトＩ
／ＯのどちらでもＩ／Ｏアクセスできるようにメモリマ
ップトＩ／Ｏデコーダ４とＩ／ＯマップトＩ／Ｏデコー
ダ５とを設け、両デコーダのデコード結果の論理和を求
めるオア回路６を設け、オア回路６の論理和の結果をＩ
／Ｏのセレクト信号とする。 【効果】 同じＩ／Ｏに速く何回もアクセスしながら演
算をできるだけ速く行おうとしたときにメモリへの転送
のロスを生じる事なしに速くアクセスできる。
令もＩ／Ｏ用の命令も使用できることを目的とする。 【構成】 メモリマップトＩ／ＯでもＩ／ＯマップトＩ
／ＯのどちらでもＩ／Ｏアクセスできるようにメモリマ
ップトＩ／Ｏデコーダ４とＩ／ＯマップトＩ／Ｏデコー
ダ５とを設け、両デコーダのデコード結果の論理和を求
めるオア回路６を設け、オア回路６の論理和の結果をＩ
／Ｏのセレクト信号とする。 【効果】 同じＩ／Ｏに速く何回もアクセスしながら演
算をできるだけ速く行おうとしたときにメモリへの転送
のロスを生じる事なしに速くアクセスできる。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タやワードプロセッサその他の家庭用電化製品からＡＶ
機器等までの製品において広く使用されている入出力装
置（以下単にＩ／Ｏと称す）を制御する入出力デコーダ
装置に関するものである。
タやワードプロセッサその他の家庭用電化製品からＡＶ
機器等までの製品において広く使用されている入出力装
置（以下単にＩ／Ｏと称す）を制御する入出力デコーダ
装置に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワードプロセ
ッサその他家庭用電化製品からＡＶ機器等まで多くの製
品が、Ｉ／Ｏを持つデジタル回路を備えており、Ｉ／Ｏ
をアクセスするマイクロコンピュータ・ＣＰＵ等コント
ローラがメモリマップトＩ／Ｏ、Ｉ／ＯマップトＩ／Ｏ
のどちらでもＩ／Ｏアクセスが出来る場合でもメモリマ
ップトＩ／ＯとしてかＩ／ＯマップトＩ／Ｏのどちらか
の構成を選んでＩ／Ｏアクセスしている。
ッサその他家庭用電化製品からＡＶ機器等まで多くの製
品が、Ｉ／Ｏを持つデジタル回路を備えており、Ｉ／Ｏ
をアクセスするマイクロコンピュータ・ＣＰＵ等コント
ローラがメモリマップトＩ／Ｏ、Ｉ／ＯマップトＩ／Ｏ
のどちらでもＩ／Ｏアクセスが出来る場合でもメモリマ
ップトＩ／ＯとしてかＩ／ＯマップトＩ／Ｏのどちらか
の構成を選んでＩ／Ｏアクセスしている。
【０００３】
【発明が解決しようとする課題】上記の使われ方の場
合、メモリマップトＩ／Ｏの構成とする場合はメモリに
対する命令だけしか使えず、Ｉ／ＯマップトＩ／Ｏの構
成とする場合はＩ／Ｏの命令しか使えないのでシステム
としての性能が落ちる場合がある。例えば同じＩ／Ｏに
はやく何回もアクセスしながらそのデータに対してＡＮ
Ｄ・ＯＲ等の演算をできるだけはやく行おうとした場合
を考えると、ＩＮ・ＯＵＴ命令のリピートプリフィック
スはＩ／ＯマップトＩ／Ｏの場合にしか使えず（メモリ
に使われるリピートプリフィックス命令はカウントアッ
プしてしまう）、ＡＮＤ・ＯＲ等メモリに対する命令の
演算はメモリにしか使えない。従来は、メモリに転送し
てから演算は行っていたが、転送分のロスが生じること
となる。
合、メモリマップトＩ／Ｏの構成とする場合はメモリに
対する命令だけしか使えず、Ｉ／ＯマップトＩ／Ｏの構
成とする場合はＩ／Ｏの命令しか使えないのでシステム
としての性能が落ちる場合がある。例えば同じＩ／Ｏに
はやく何回もアクセスしながらそのデータに対してＡＮ
Ｄ・ＯＲ等の演算をできるだけはやく行おうとした場合
を考えると、ＩＮ・ＯＵＴ命令のリピートプリフィック
スはＩ／ＯマップトＩ／Ｏの場合にしか使えず（メモリ
に使われるリピートプリフィックス命令はカウントアッ
プしてしまう）、ＡＮＤ・ＯＲ等メモリに対する命令の
演算はメモリにしか使えない。従来は、メモリに転送し
てから演算は行っていたが、転送分のロスが生じること
となる。
【０００４】本発明の目的は、従来のこれらの問題点を
解消し、メモリに対する命令とＩ／Ｏの命令両方とも迅
速に使える高速アクセスの入出力デコーダ装置を提供す
ることにある。
解消し、メモリに対する命令とＩ／Ｏの命令両方とも迅
速に使える高速アクセスの入出力デコーダ装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】メモリマップトＩ／Ｏで
もＩ／ＯマップトＩ／ＯのどちらでもＩ／Ｏアクセスで
きるようにメモリマップと入出力装置マップの両方マッ
プに入出力装置のアクセスアドレスを確保し、同じ入出
力装置に対しメモリマップトＩ／ＯデコーダとＩ／Ｏマ
ップトＩ／Ｏデコーダの二つのデコーダを設け、両デコ
ーダのデコードの結果の論理和をとるオア回路を設け
る。
もＩ／ＯマップトＩ／ＯのどちらでもＩ／Ｏアクセスで
きるようにメモリマップと入出力装置マップの両方マッ
プに入出力装置のアクセスアドレスを確保し、同じ入出
力装置に対しメモリマップトＩ／ＯデコーダとＩ／Ｏマ
ップトＩ／Ｏデコーダの二つのデコーダを設け、両デコ
ーダのデコードの結果の論理和をとるオア回路を設け
る。
【０００６】
【作用】メモリマップトＩ／ＯでもＩ／ＯマップトＩ／
ＯのどちらでもＩ／Ｏアクセスできるようにメモリマッ
プトＩ／ＯデコーダのデコードとＩ／ＯマップトＩ／Ｏ
デコーダのデコードを行ない最終段のオア回路でＯＲを
とる。これによりＣＰＵ等コントローラはダイナミック
にメモリマップトＩ／ＯとしてもＩ／ＯマップトＩ／Ｏ
としてもアクセスできる。よって同じＩ／Ｏに迅速に何
回もアクセスしながら演算をでき、メモリへの転送のロ
スを生じる事なしに速くアクセスできる。
ＯのどちらでもＩ／Ｏアクセスできるようにメモリマッ
プトＩ／ＯデコーダのデコードとＩ／ＯマップトＩ／Ｏ
デコーダのデコードを行ない最終段のオア回路でＯＲを
とる。これによりＣＰＵ等コントローラはダイナミック
にメモリマップトＩ／ＯとしてもＩ／ＯマップトＩ／Ｏ
としてもアクセスできる。よって同じＩ／Ｏに迅速に何
回もアクセスしながら演算をでき、メモリへの転送のロ
スを生じる事なしに速くアクセスできる。
【０００７】
【実施例】図１は本発明の一実施例である。１はＣＰＵ
７のアドレスバス、２はＣＰＵ７からのコントロール信
号線、３はＩ／Ｏ８へのチップセレクト信号線である。
４はメモリマップトＩ／Ｏデコーダ、５はＩ／Ｏマップ
トＩ／Ｏデコーダ、６はオア回路、７はＣＰＵ、８はＩ
／Ｏである。
７のアドレスバス、２はＣＰＵ７からのコントロール信
号線、３はＩ／Ｏ８へのチップセレクト信号線である。
４はメモリマップトＩ／Ｏデコーダ、５はＩ／Ｏマップ
トＩ／Ｏデコーダ、６はオア回路、７はＣＰＵ、８はＩ
／Ｏである。
【０００８】図２はメモリマップトＩ／Ｏマップの説明
図である。図２で示されているようにＩ／Ｏ８はメモリ
空間にもＩ／Ｏ空間にもＩ／Ｏをマップする事にする。
また図１からわかるようにＩ／Ｏ８へはメモリとしてア
クセスする場合はメモリマップトＩ／Ｏデコーダ４がイ
ネーブルとなり、Ｉ／Ｏとしてアクセスする場合はＩ／
ＯマップトＩ／Ｏデコーダがイネーブルとなり、オア回
路６を介してＩ／Ｏ８をアクセスできる。
図である。図２で示されているようにＩ／Ｏ８はメモリ
空間にもＩ／Ｏ空間にもＩ／Ｏをマップする事にする。
また図１からわかるようにＩ／Ｏ８へはメモリとしてア
クセスする場合はメモリマップトＩ／Ｏデコーダ４がイ
ネーブルとなり、Ｉ／Ｏとしてアクセスする場合はＩ／
ＯマップトＩ／Ｏデコーダがイネーブルとなり、オア回
路６を介してＩ／Ｏ８をアクセスできる。
【０００９】
【発明の効果】以上の実施例から明らかなように、本発
明によればメモリマップトＩ／ＯでもＩ／ＯマップトＩ
／ＯのどちらでもＩ／Ｏアクセスできるようにそのアド
レスのデコーダでメモリマップトＩ／ＯデコーダとＩ／
ＯマップトＩ／Ｏデコーダでデコードを行ない最終段で
オア回路によりＯＲをとるデコーダを構成することによ
りＣＰＵ等コントローラはダイナミックにメモリマップ
トＩ／ＯとしてもＩ／ＯマップトＩ／Ｏとしてもアクセ
スできる。
明によればメモリマップトＩ／ＯでもＩ／ＯマップトＩ
／ＯのどちらでもＩ／Ｏアクセスできるようにそのアド
レスのデコーダでメモリマップトＩ／ＯデコーダとＩ／
ＯマップトＩ／Ｏデコーダでデコードを行ない最終段で
オア回路によりＯＲをとるデコーダを構成することによ
りＣＰＵ等コントローラはダイナミックにメモリマップ
トＩ／ＯとしてもＩ／ＯマップトＩ／Ｏとしてもアクセ
スできる。
【００１０】よって同じＩ／Ｏに速く何回もアクセスし
ながら演算をできるだけ速く行おうとしたときにメモリ
への転送のロスを生じる事なしに速くアクセスできる。
ながら演算をできるだけ速く行おうとしたときにメモリ
への転送のロスを生じる事なしに速くアクセスできる。
【図１】本発明の一実施例の入出力デコーダ装置の構成
ブロック図
ブロック図
【図２】本発明の一実施例のメモリマップトＩ／Ｏマッ
プを示す説明図
プを示す説明図
【図３】従来のＩ／Ｏデコード構成方法のブロック図
１ ＣＰＵのアドレスバス ２ ＣＰＵからのコントロール信号線 ３ Ｉ／Ｏへのチップセレクト信号線 ４ メモリマップトＩ／Ｏデコーダ ５ Ｉ／ＯマップトＩ／Ｏデコーダ ６ オア回路 ７ ＣＰＵ ８ 入出力装置
Claims (1)
- 【請求項１】マイクロコンピュータ・ＣＰＵ等のデジタ
ルコントローラによってメモリマップ下の入出力装置と
して又は入出力装置マップ下の入出力装置としていずれ
でもアクセスできる入出力装置を備えたデジタル装置で
あって、前記入出力装置のアクセスアドレスをメモリマ
ップ及び入出力装置マップの両マップに確保し、メモリ
マップ下での入出力装置のデコードを行うメモリマップ
ト入出力装置デコーダと入出力装置マップ下での入出力
装置のデコードを行う入出力装置マップト入出力装置デ
コーダとを設け、前記メモリマップト入出力装置デコー
ダが出力するセレクト信号と前記入出力装置マップト入
出力装置デコーダが出力する同じ入出力装置に対するセ
レクト信号との論理和の演算を行って入出力装置のセレ
クト信号として出力するオア回路を設けたことを特徴と
する入出力デコーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328745A JPH05165759A (ja) | 1991-12-12 | 1991-12-12 | 入出力デコーダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328745A JPH05165759A (ja) | 1991-12-12 | 1991-12-12 | 入出力デコーダ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165759A true JPH05165759A (ja) | 1993-07-02 |
Family
ID=18213702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328745A Pending JPH05165759A (ja) | 1991-12-12 | 1991-12-12 | 入出力デコーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165759A (ja) |
-
1991
- 1991-12-12 JP JP3328745A patent/JPH05165759A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62171062A (ja) | デ−タ処理装置においてメモリをアクセスする優先順位を決定する優先論理装置 | |
| JP3226055B2 (ja) | 情報処理装置 | |
| JPH05165759A (ja) | 入出力デコーダ装置 | |
| JPS6330658B2 (ja) | ||
| JPS59173828A (ja) | デ−タ処理システム | |
| JP3710798B2 (ja) | 複合演算処理装置 | |
| JPS59123933A (ja) | アドレス比較方式 | |
| JPH04195562A (ja) | アドレス変換方式 | |
| JPS62107304A (ja) | プログラマブルコントロ−ラ | |
| JPH03127126A (ja) | 情報処理装置 | |
| JPH0215345A (ja) | データ処理装置 | |
| JPH0883179A (ja) | 複合演算処理装置 | |
| JPH04256053A (ja) | コンピュータ装置 | |
| JPH0589039A (ja) | 入出力制御素子 | |
| JPS5932042A (ja) | デ−タ処理装置 | |
| JPS62259158A (ja) | 割込み要求回路 | |
| JPS59117651A (ja) | シングルチツプマイクロコンピユ−タのメモリ拡張回路 | |
| JPS6019259A (ja) | 情報処理装置 | |
| JPH07244632A (ja) | 情報処理装置 | |
| JPH04160634A (ja) | メモリ制御装置 | |
| JPH01261761A (ja) | コンピュータ装置 | |
| JPH01207850A (ja) | 記憶制御方式 | |
| JP2001015690A (ja) | システムｌｓｉおよびその初期設定方法 | |
| JPS6059442A (ja) | 制御装置 | |
| JPH03268135A (ja) | マイクロコンピュータ |