JPH01207850A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPH01207850A JPH01207850A JP3306588A JP3306588A JPH01207850A JP H01207850 A JPH01207850 A JP H01207850A JP 3306588 A JP3306588 A JP 3306588A JP 3306588 A JP3306588 A JP 3306588A JP H01207850 A JPH01207850 A JP H01207850A
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- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
コンピュータシステムの処理能力を向上することができ
る記憶制御方式に関し、 記憶素子のページモード機能を最大限に活用して処理装
置の性能を向上する記憶制御方式を提供することを目的
とし、 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子のデー
タ読出しアクセスの制御において、アクセスごとに、前
記アドレスビットの前記所定部分を保持する保持手段と
、アクセス開始時に該保持手段に保持されている内容と
、該所定部分とが一致するか不一致かを示す信号を出力
する比較手段と、該比較手段の動作と並行して前記ペー
ジモードによるアクセスを開始し、該比較手段から不一
致を示す該信号が出力されたことにより、前記通常モー
ドによるアクセスに切り替える制御手段とを設けるよう
に構成する。
る記憶制御方式に関し、 記憶素子のページモード機能を最大限に活用して処理装
置の性能を向上する記憶制御方式を提供することを目的
とし、 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子のデー
タ読出しアクセスの制御において、アクセスごとに、前
記アドレスビットの前記所定部分を保持する保持手段と
、アクセス開始時に該保持手段に保持されている内容と
、該所定部分とが一致するか不一致かを示す信号を出力
する比較手段と、該比較手段の動作と並行して前記ペー
ジモードによるアクセスを開始し、該比較手段から不一
致を示す該信号が出力されたことにより、前記通常モー
ドによるアクセスに切り替える制御手段とを設けるよう
に構成する。
本発明は、コンピュータシステムの処理能力を向上する
ことができる記憶制御方式に関する。
ことができる記憶制御方式に関する。
近年、技術や業務のあらゆる分野にコンピュータが応用
されるようになってきた。コンピュータ処理において、
処理装置は主記憶装置から命令やオペランドを読出して
実行するため、その性能は使用されるメモリ素子の速度
によって大きく左右される。然るに、高速なメモリ素子
は消費電力が大で、かつ高価であり、与えられたメモリ
素子を効率よく使用してコンピュータシステムの性能を
向上することができる記憶制御方式が望まれている。
されるようになってきた。コンピュータ処理において、
処理装置は主記憶装置から命令やオペランドを読出して
実行するため、その性能は使用されるメモリ素子の速度
によって大きく左右される。然るに、高速なメモリ素子
は消費電力が大で、かつ高価であり、与えられたメモリ
素子を効率よく使用してコンピュータシステムの性能を
向上することができる記憶制御方式が望まれている。
第４図は従来例を示すタイミング図である。全図を通し
て同一符号は同一対象物を示す。
て同一符号は同一対象物を示す。
グイナミノクＲＡＭ （以下、ＤＲＡＭという）のアク
セスには通常モードによるアクセスとページモードによ
るアクセスとがある。例えば１６，３８４語の記憶容量
を有するＤＲＡＭの通常モードによるアクセスでは、先
にアドレス１６ビソトの上位８ビツトをロウアドレスと
して出力して所要の記憶領域を指定し、次に下位８ビツ
トをカラムアドレスとして出力することによって目的の
アドレスを指定する。一方、ページモードによるアクセ
スでは、予めアドレス上位８ビツトで指定された同一の
記憶領域（以下、ページという）内のアドレスを指定す
る場合はカラムアドレスのみを出力してアドレス指定す
ることにより高速にメモリアクセスを行うことができる
。従って、大部分の命令がページ内において配列順に実
行されるプログラムを格納する処理装置の主メモリのア
クセス制御はページモードによるアクセスが有効である
。これを積極的に活用するために、アクセス要求される
アドレスが前回アクセスと同一ページ内か否かを判定し
、同一ページ内にあればページモードによるアクセスを
実行し、ページ境界を越える時などで同一ページ内にな
い時は通常モードによるアクセスを実行するように構成
されている。即ち、第４図において、メモリアクセス開
始時の判定サイクルにおいてアドレス上位８ビツトが前
回アクセスと同一ページを指定するか否かを判定し、同
一ページでない時は図［ａ）に示す通常モードによるア
クセフを実行し、同一ページの時は図（ｂｌに示すペー
ジモードによるアクセフを実行する。
セスには通常モードによるアクセスとページモードによ
るアクセスとがある。例えば１６，３８４語の記憶容量
を有するＤＲＡＭの通常モードによるアクセスでは、先
にアドレス１６ビソトの上位８ビツトをロウアドレスと
して出力して所要の記憶領域を指定し、次に下位８ビツ
トをカラムアドレスとして出力することによって目的の
アドレスを指定する。一方、ページモードによるアクセ
スでは、予めアドレス上位８ビツトで指定された同一の
記憶領域（以下、ページという）内のアドレスを指定す
る場合はカラムアドレスのみを出力してアドレス指定す
ることにより高速にメモリアクセスを行うことができる
。従って、大部分の命令がページ内において配列順に実
行されるプログラムを格納する処理装置の主メモリのア
クセス制御はページモードによるアクセスが有効である
。これを積極的に活用するために、アクセス要求される
アドレスが前回アクセスと同一ページ内か否かを判定し
、同一ページ内にあればページモードによるアクセスを
実行し、ページ境界を越える時などで同一ページ内にな
い時は通常モードによるアクセスを実行するように構成
されている。即ち、第４図において、メモリアクセス開
始時の判定サイクルにおいてアドレス上位８ビツトが前
回アクセスと同一ページを指定するか否かを判定し、同
一ページでない時は図［ａ）に示す通常モードによるア
クセフを実行し、同一ページの時は図（ｂｌに示すペー
ジモードによるアクセフを実行する。
第４図＋ａｌにおいて、アクセス開始時の判定サイクル
において前回と同一ページのアクセスでないと判定した
時は、アドレス指定サイクルにおいてアドレス上位８ビ
ツトをロウアドレス（図ではＲで示す）として、また下
位８ビツトをカラムアドレス（図ではＣで示す）として
出力すると共に、ロウ及びカラムアドレスを立下がり端
でＤＲＡＭにセントするタイミング信号＊ＲＡＳ及び＊
ＣＡＳを出力することにより、アクセスサイクルにおい
てデータを読出し、パリティチエツク等の検査を行って
、処理装置に続出データ“有効”を示す信号（以下、レ
ディ信号という）を出力する。
において前回と同一ページのアクセスでないと判定した
時は、アドレス指定サイクルにおいてアドレス上位８ビ
ツトをロウアドレス（図ではＲで示す）として、また下
位８ビツトをカラムアドレス（図ではＣで示す）として
出力すると共に、ロウ及びカラムアドレスを立下がり端
でＤＲＡＭにセントするタイミング信号＊ＲＡＳ及び＊
ＣＡＳを出力することにより、アクセスサイクルにおい
てデータを読出し、パリティチエツク等の検査を行って
、処理装置に続出データ“有効”を示す信号（以下、レ
ディ信号という）を出力する。
第４図（ｂｌにおいて、判定サイクルにおいて前回と同
一ページのアクセスであると判定した時は、アドレス指
定サイクルにおいて＊ＲＡＳを低レベルに保持したまま
＊ＣＡＳを制御してカラムアドレスのみを出力すること
により、アクセスサイクルにおいてデータを読出し、レ
ディ信号を出力する。
一ページのアクセスであると判定した時は、アドレス指
定サイクルにおいて＊ＲＡＳを低レベルに保持したまま
＊ＣＡＳを制御してカラムアドレスのみを出力すること
により、アクセスサイクルにおいてデータを読出し、レ
ディ信号を出力する。
上記のように従来方法によると、今回のアクセスが前回
のアクセスと同一ページ内を指定するが否かを判定する
判定サイクルは、ページモードによる高速アクセスを活
用して処理装置の高速化を図る有効な手段ではあるが、
メモリアクセスごとに時間を要するので処理装置の性能
を十分に向上することができないという問題点があった
。
のアクセスと同一ページ内を指定するが否かを判定する
判定サイクルは、ページモードによる高速アクセスを活
用して処理装置の高速化を図る有効な手段ではあるが、
メモリアクセスごとに時間を要するので処理装置の性能
を十分に向上することができないという問題点があった
。
本発明は、記憶素子のページモード機能を最大限に活用
して処理装置の性能を向上する記憶制御方式を提供する
ことを目的とする。
して処理装置の性能を向上する記憶制御方式を提供する
ことを目的とする。
第１図は本発明の原理ブロック図を示す。
図において、
１は全アドレスビットを指定してアクセスする通常モー
ドと、該アドレスビットの所定部分により予め指定され
た記憶領域について、該記憶領域内のアドレスのみを指
定してアクセスするページモードとを有する記憶素子、 ２はアクセスごとに、前記アドレスビットの前記所定部
分を保持する保持手段、 ３はアクセス開始時に保持手段２に保持されている内容
と、該所定部分とが一致するか不一致かを示す信号を出
力する比較手段、 ４は比較手段３の動作と並行してページモードによるア
クセスを開始し、比較手段３から不一致を示す信号が出
力されたことにより、通常モードによるアクセスに切り
替える制御手段である。
ドと、該アドレスビットの所定部分により予め指定され
た記憶領域について、該記憶領域内のアドレスのみを指
定してアクセスするページモードとを有する記憶素子、 ２はアクセスごとに、前記アドレスビットの前記所定部
分を保持する保持手段、 ３はアクセス開始時に保持手段２に保持されている内容
と、該所定部分とが一致するか不一致かを示す信号を出
力する比較手段、 ４は比較手段３の動作と並行してページモードによるア
クセスを開始し、比較手段３から不一致を示す信号が出
力されたことにより、通常モードによるアクセスに切り
替える制御手段である。
本発明によれば、保持手段２は記憶素子１へのアクセス
ごとにそのアドレスビットの所定部分を保持し、比較手
段３はアクセス開始時に、保持手段２に保持されている
内容とアクセス要求されるアドレスのビットの前記所定
部分とを比較して一致／不一致を示す信号を出力し、制
御手段４は比較手段３の比較動作と並行してページモー
ドによるアクセスを開始し、比較手段３から不一致信号
が出力されたときには通常モードによるアクセスに切り
替えるので、比較手段３から一致信号が出力された時は
比較手段３の比較動作に要する時間を実質的に削減する
ことができる。
ごとにそのアドレスビットの所定部分を保持し、比較手
段３はアクセス開始時に、保持手段２に保持されている
内容とアクセス要求されるアドレスのビットの前記所定
部分とを比較して一致／不一致を示す信号を出力し、制
御手段４は比較手段３の比較動作と並行してページモー
ドによるアクセスを開始し、比較手段３から不一致信号
が出力されたときには通常モードによるアクセスに切り
替えるので、比較手段３から一致信号が出力された時は
比較手段３の比較動作に要する時間を実質的に削減する
ことができる。
以下、本発明の実施例を第２図及び第３図を参照して説
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
第２図において、
ＤＲＡＭｌａは、従来例で説明したＤＲＡＭと同じ機能
及び構成を有し、ページモード機能を備えるグイナミソ
クＲＡＭであって読出しアクセスにより続出データを出
力する。
及び構成を有し、ページモード機能を備えるグイナミソ
クＲＡＭであって読出しアクセスにより続出データを出
力する。
ランチ回路２ａは、ＤＲＡＭｌａへのアクセスサイクル
の最後にマイクロプロセンサ（以下、ＭＰＵという）１
０からのアドレスＡＯＯ〜Ａ１５ （ＡＯＯ： ＭＳＢ
、Ａ１５： ＬＳＢ）の上位８ビツトＡＱＯ〜ＡＯ１を
ラッチして保持する。
の最後にマイクロプロセンサ（以下、ＭＰＵという）１
０からのアドレスＡＯＯ〜Ａ１５ （ＡＯＯ： ＭＳＢ
、Ａ１５： ＬＳＢ）の上位８ビツトＡＱＯ〜ＡＯ１を
ラッチして保持する。
比較回路３ａは、アクセス開始時に、前回のアクセス時
にランチ回路２ａに保持されたアドレスビットとＭＰＵ
１０から入力されるＡＯ［）−ＡＯ７とを比較し、比較
結果に基いて一致／不一致信号を出力する。
にランチ回路２ａに保持されたアドレスビットとＭＰＵ
１０から入力されるＡＯ［）−ＡＯ７とを比較し、比較
結果に基いて一致／不一致信号を出力する。
タイミング制御回路４ａは、ＭＰＵｌ０からのＡＯＯ〜
ＡＯ７に対応するロウアドレスとＡ０８〜Ａ１５に対応
するカラムアドレスとを切替えて出力するアドレス発生
部４３、ロウアドレスのタイミング信号＊ＲＡＳを発生
ずるＲＡＳ発生部４１、カラムアドレスのタイミング信
号＊ＣＡＳを発生するＣＡＳ発生部４２等から構成され
、アクセス開始時に、即ち比較回路３ａの比較動作と並
行してアドレス指定サイクルを実行してページモードに
よる高速アクセス（第４図（ｂｌのアドレス指定サイク
ル参照）を行い、比較回路３ａから一致信号が入力され
た時はＭＰＵｌ０に対して続出データ“有効”を示すレ
ディ信号を出力し、不一致信号が入力された時はレディ
信号を出力せずに、再度アドレス指定サイクルを実行し
て通常モードによるアクセス（第４図（ａｌのアドレス
指定サイクル参照）を行って続出データと共にレディ信
号を出力する。
ＡＯ７に対応するロウアドレスとＡ０８〜Ａ１５に対応
するカラムアドレスとを切替えて出力するアドレス発生
部４３、ロウアドレスのタイミング信号＊ＲＡＳを発生
ずるＲＡＳ発生部４１、カラムアドレスのタイミング信
号＊ＣＡＳを発生するＣＡＳ発生部４２等から構成され
、アクセス開始時に、即ち比較回路３ａの比較動作と並
行してアドレス指定サイクルを実行してページモードに
よる高速アクセス（第４図（ｂｌのアドレス指定サイク
ル参照）を行い、比較回路３ａから一致信号が入力され
た時はＭＰＵｌ０に対して続出データ“有効”を示すレ
ディ信号を出力し、不一致信号が入力された時はレディ
信号を出力せずに、再度アドレス指定サイクルを実行し
て通常モードによるアクセス（第４図（ａｌのアドレス
指定サイクル参照）を行って続出データと共にレディ信
号を出力する。
第３図の本発明の実施例のタイミング図において、本発
明の作用を従来例のタイミングと対比して示す。
明の作用を従来例のタイミングと対比して示す。
■比較回路３ａの比較動作（判定サイクル）と並行して
、タイミング制御回路４ａはアドレス指定サイクルを実
行してページモードによる高速アクセスを行い、比較回
路３ａによって一致信号が出力された時はアクセスサイ
クルにおいてＭＰＵｌ０に読出データと共にレディ信号
を出力する。
、タイミング制御回路４ａはアドレス指定サイクルを実
行してページモードによる高速アクセスを行い、比較回
路３ａによって一致信号が出力された時はアクセスサイ
クルにおいてＭＰＵｌ０に読出データと共にレディ信号
を出力する。
■ベージモードのアドレス指定サイクルと並行して実行
された比較回路３ａによる比較（判定サイクル）の結果
が不一致の時はレディ信号を出力せずに、再度アドレス
指定サイクルを実行して通常モードによるアクセスを行
い、アクセスサイクルにおいてＭＰＵｌ０に読出データ
と共にレディ信号を出力する。
された比較回路３ａによる比較（判定サイクル）の結果
が不一致の時はレディ信号を出力せずに、再度アドレス
指定サイクルを実行して通常モードによるアクセスを行
い、アクセスサイクルにおいてＭＰＵｌ０に読出データ
と共にレディ信号を出力する。
従って、第３図によって明らかなように、プログラムが
ページ境界を跨ぐ時など、現アクセスと前回アクセスの
指定ページが異なる場合（■と■）は、本発明の実施例
のメモリアクセスに要する時間は従来例で要した時間と
同じであるが、プログラム実行の大部分を占める同一ペ
ージ内のアクセスの場合（■と■）は、本発明では従来
例の判定サイクルに要した時間が実質的に削減されるの
で、ＭＰＵｌ０の処理能力はその分だけ高速化され、１
つの適用例では処理装置の性能を数１０％向上すること
ができた。
ページ境界を跨ぐ時など、現アクセスと前回アクセスの
指定ページが異なる場合（■と■）は、本発明の実施例
のメモリアクセスに要する時間は従来例で要した時間と
同じであるが、プログラム実行の大部分を占める同一ペ
ージ内のアクセスの場合（■と■）は、本発明では従来
例の判定サイクルに要した時間が実質的に削減されるの
で、ＭＰＵｌ０の処理能力はその分だけ高速化され、１
つの適用例では処理装置の性能を数１０％向上すること
ができた。
なお、本実施例ではＭＰＵの主メモリへの適用例を示し
たが、他のシステムに同様に適用可能で、特に同一ペー
ジ内でアクセスが連続するようなシステムにおいて著し
い効果を奏する。
たが、他のシステムに同様に適用可能で、特に同一ペー
ジ内でアクセスが連続するようなシステムにおいて著し
い効果を奏する。
以上説明したように本発明によれば、現アクセスが前回
アクセスと同一ページ指定か否かの判定に要した時間を
削減して、記憶素子ＤＲＡＭ１ａのページモードアクセ
ス機能を最大限に活用することにより、処理装置ＭＰＵ
ｌ０の命令実行速度を短縮してコンピュータシステムの
性能を向上することができるという効果がある。
アクセスと同一ページ指定か否かの判定に要した時間を
削減して、記憶素子ＤＲＡＭ１ａのページモードアクセ
ス機能を最大限に活用することにより、処理装置ＭＰＵ
ｌ０の命令実行速度を短縮してコンピュータシステムの
性能を向上することができるという効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例のタイミング図、第４図は従来例を示すタ
イミング図である。 図において、 １は記憶素子、 １ａはＤＲＡＭ。 ２は保持手段、 ２ａはランチ回路、３は比較手
段、 ３ａは比較回路、４は制御手段、 ４ａはタイミング制御回路、 ４１はＲＡＳ発生部、 ４２はＣＡ３発生部、４３は
アドレス発生部、 １０はＭＰＵ を示す。 入 夏
発明の実施例のタイミング図、第４図は従来例を示すタ
イミング図である。 図において、 １は記憶素子、 １ａはＤＲＡＭ。 ２は保持手段、 ２ａはランチ回路、３は比較手
段、 ３ａは比較回路、４は制御手段、 ４ａはタイミング制御回路、 ４１はＲＡＳ発生部、 ４２はＣＡ３発生部、４３は
アドレス発生部、 １０はＭＰＵ を示す。 入 夏
Claims (1)
- 【特許請求の範囲】 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子（１）
のデータ読出しアクセスの制御において、 アクセスごとに、前記アドレスビットの前記所定部分を
保持する保持手段（２）と、 アクセス開始時に該保持手段（２）に保持されている内
容と、該所定部分とが一致するか不一致かを示す信号を
出力する比較手段（３）と、該比較手段（３）の動作と
並行して、前記ページモードによるアクセスを開始し、
該比較手段（３）から不一致を示す該信号が出力された
ことにより、前記通常モードによるアクセスに切り替え
る制御手段（４）とを設けることを特徴とする記憶制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033065A JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033065A JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207850A true JPH01207850A (ja) | 1989-08-21 |
| JP2570361B2 JP2570361B2 (ja) | 1997-01-08 |
Family
ID=12376334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033065A Expired - Fee Related JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570361B2 (ja) |
-
1988
- 1988-02-16 JP JP63033065A patent/JP2570361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570361B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |