JPS5990159A - マルチｃｐｕ起動方式 - Google Patents
マルチｃｐｕ起動方式Info
- Publication number
- JPS5990159A JPS5990159A JP19954482A JP19954482A JPS5990159A JP S5990159 A JPS5990159 A JP S5990159A JP 19954482 A JP19954482 A JP 19954482A JP 19954482 A JP19954482 A JP 19954482A JP S5990159 A JPS5990159 A JP S5990159A
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- logic
- signal
- cpu
- output
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、起動アドレスが同じ複数の中央処理装置（以
下、マルチＣＰＵと略称する。）を使用するマルチＣＰ
Ｕ方式に関し、特には単一の起動用ＲＯＭ（リード・オ
ンリー・メモリー）の内容に従って各ＣＰＵを起動する
マルチＣＰＵ起動方式に関する。
下、マルチＣＰＵと略称する。）を使用するマルチＣＰ
Ｕ方式に関し、特には単一の起動用ＲＯＭ（リード・オ
ンリー・メモリー）の内容に従って各ＣＰＵを起動する
マルチＣＰＵ起動方式に関する。
〈従来技術及びその欠点〉
複数のＣＰＵを使用したシステムに於ては、各ＣＰＵ毎
に起動用ＲＯＭを有して起動を行っていた。
に起動用ＲＯＭを有して起動を行っていた。
しかしながら、このシステムは各ＣＰ Ｕ毎に起動用Ｒ
ＯＭを具備している為、高価となるばかりか機器が大型
化し、消費電力が大きくなる等の欠点があった。
ＯＭを具備している為、高価となるばかりか機器が大型
化し、消費電力が大きくなる等の欠点があった。
本発明は上記従来の諸欠点に鑑みてなされたものである
。
。
〈発明の目的〉
本発明は、近年のメモリーの高密度化に伴い、一つのメ
モリーに多くのプログラムを格納できる大容量の単一の
起動用ＲＯＭを用いて複数のＣＰＵを起動できるマルチ
ＣＰＵ起動方式を提供することである。ひいては、安価
で小型化に適した電力節減型のパーソナルコンピュータ
等の電子機器に採用して好適なマルチＣＰＵ起動方式を
得ることである。
モリーに多くのプログラムを格納できる大容量の単一の
起動用ＲＯＭを用いて複数のＣＰＵを起動できるマルチ
ＣＰＵ起動方式を提供することである。ひいては、安価
で小型化に適した電力節減型のパーソナルコンピュータ
等の電子機器に採用して好適なマルチＣＰＵ起動方式を
得ることである。
以下、本発明のマルチＣＰＵ起動方式を図面を参照して
詳しく説明する。
詳しく説明する。
〈実施例の説明〉
第１図は本発明のマルチＣＰＵ起動方式を実現するため
の一実施例のブロック構成図である。図において、１は
第１のＣＰＵ（中央処理装置）であり、電源投入後最初
に起動されるのでメインＣＰＵと称する。アドレスバス
にてアドレス信号（Ａｏ＝Ａ＋＋）を送出し、そのアド
レスで指定したメモリー或いは入出力ポートに読み書き
する。
の一実施例のブロック構成図である。図において、１は
第１のＣＰＵ（中央処理装置）であり、電源投入後最初
に起動されるのでメインＣＰＵと称する。アドレスバス
にてアドレス信号（Ａｏ＝Ａ＋＋）を送出し、そのアド
レスで指定したメモリー或いは入出力ポートに読み書き
する。
読み書きのデータはデータバス上に表われる。このデー
タバスは双方向性の信号であり、ＣＰＵから見て読み出
す場合にはＣＰＵへの入力信号となり、ＣＰＵから書き
込む場合はＣＰＵからの出力信号となる。ＣＰＵとして
は上記アドレスバス。
タバスは双方向性の信号であり、ＣＰＵから見て読み出
す場合にはＣＰＵへの入力信号となり、ＣＰＵから書き
込む場合はＣＰＵからの出力信号となる。ＣＰＵとして
は上記アドレスバス。
データバス以外に数多くの入出力信号がおる。２は第２
のＣＰＵであり、メインＣＰＵの次に起動させるので、
サブＣＰＵと称する。機能的にはメインＣＰＵと全く同
一なので重複する説明は省略する。メインＣＰＵと異な
るものとしてリセット信号がある。これはサブＣＰＵの
入力信号であり、その信号が論理「１」の時にはＣＰＵ
はリセット状態上なり、ＣＰＵとしての動作を停止し、
全ての信号を高インピーダンスとする。このリセット信
号が論理「１」から論理「０」に変るとＣＰＵは動作を
開始し、アドレスは０番地を指定し起動用ＲＯＭの内容
を読み込む。３は出力ポートであり、メインＣＰＵＩの
出力ポートであって、メインＣＰＵからの命令によりそ
の出力信号を論理「０」もしくは「１」とする。電源投
入後はこの出力ポートの出力信号■−Ａの選択信号が論
理「０」に設定されており、出力信号■−Ｂのリセット
信号は論理「１」に設定されている。４は選択回路であ
り、起動用ＲＯＭ８へのアドレス信号としてメインＣＰ
ＵＩのアドレスか或いはサブＣＰＵ２のアドレスのどち
らを出力するか選択する回路である。メインＣＰＵＩの
アドレス信号とザブＣＰＵ２のアドレス信号が入力され
ており、入力信号■−Ａの選択信号が論理「０」の時に
メインＣＰＵＩのアドレスが選択され、論理「１」の時
にサブＣＰＵ２のアドレス信号が選択される。５は出力
バッフ１であり、起動用ＲＯＭ８のデータ出力（Ｄｏ−
Ｄ７）を入力し、メインＣＰＵのデータバスへ出力する
。起動用ＲＯＭ８の出力信号としてのデータをこの出力
バッフ７５に入力し、入力信号■−Ａの選択信号が論理
「０」の時はメインＣＰＵ１のデータバスへ出力する。
のＣＰＵであり、メインＣＰＵの次に起動させるので、
サブＣＰＵと称する。機能的にはメインＣＰＵと全く同
一なので重複する説明は省略する。メインＣＰＵと異な
るものとしてリセット信号がある。これはサブＣＰＵの
入力信号であり、その信号が論理「１」の時にはＣＰＵ
はリセット状態上なり、ＣＰＵとしての動作を停止し、
全ての信号を高インピーダンスとする。このリセット信
号が論理「１」から論理「０」に変るとＣＰＵは動作を
開始し、アドレスは０番地を指定し起動用ＲＯＭの内容
を読み込む。３は出力ポートであり、メインＣＰＵＩの
出力ポートであって、メインＣＰＵからの命令によりそ
の出力信号を論理「０」もしくは「１」とする。電源投
入後はこの出力ポートの出力信号■−Ａの選択信号が論
理「０」に設定されており、出力信号■−Ｂのリセット
信号は論理「１」に設定されている。４は選択回路であ
り、起動用ＲＯＭ８へのアドレス信号としてメインＣＰ
ＵＩのアドレスか或いはサブＣＰＵ２のアドレスのどち
らを出力するか選択する回路である。メインＣＰＵＩの
アドレス信号とザブＣＰＵ２のアドレス信号が入力され
ており、入力信号■−Ａの選択信号が論理「０」の時に
メインＣＰＵＩのアドレスが選択され、論理「１」の時
にサブＣＰＵ２のアドレス信号が選択される。５は出力
バッフ１であり、起動用ＲＯＭ８のデータ出力（Ｄｏ−
Ｄ７）を入力し、メインＣＰＵのデータバスへ出力する
。起動用ＲＯＭ８の出力信号としてのデータをこの出力
バッフ７５に入力し、入力信号■−Ａの選択信号が論理
「０」の時はメインＣＰＵ１のデータバスへ出力する。
選択信号が論理「１」の時には何も出力しない。つまり
高インピーダンス状態となる。
高インピーダンス状態となる。
６は出力バッファであり、起動用ＲＯＭ８のデータ出力
を入力し、サブＣＰＵ２のデータバスへ出力するバッフ
ァである。起動用ＲＯＭ８の出力信号としてのデータを
この出力バッファに入力し、入力信号■−Ａの選択信号
が論理「１」の時にサブＣＰＵ２のデータバスへ出力す
る。選択信号が論理「０」の時に何もしない。つまり高
インピーダンス状態となる。７は選択回路であり、起動
用ＲＯＭ８の分割領域を指定する。入力信号■−Ｂには
常に論理「０」の信号が接続されており、入力信号■−
Ｃには常に論理「１」の信号が接続されている。
を入力し、サブＣＰＵ２のデータバスへ出力するバッフ
ァである。起動用ＲＯＭ８の出力信号としてのデータを
この出力バッファに入力し、入力信号■−Ａの選択信号
が論理「１」の時にサブＣＰＵ２のデータバスへ出力す
る。選択信号が論理「０」の時に何もしない。つまり高
インピーダンス状態となる。７は選択回路であり、起動
用ＲＯＭ８の分割領域を指定する。入力信号■−Ｂには
常に論理「０」の信号が接続されており、入力信号■−
Ｃには常に論理「１」の信号が接続されている。
入力信号■−Ａの選択信号が論理「０」のときには入力
信号■−Ｂが選択され、出力信号、メモリー分割信号が
論理「０」として起動用ＲＯＭ８に出力される。選択信
号が論理「１」の時には入力信号■−Ｃが選択され、出
力信号、メモリー分割信号が論理「１」として起動用Ｒ
ＯＭ８に出力される。８は起動用ＲＯＭであり（第２図
参照）、４０９６バイトのリード・オンリー・メモリー
である。入力信号■−Ａのメモリー分割信号が論理「０
」の時に起動用ＲＯＭの上半分（０番地〜２０４７番地
）が指定され、メモリー分割信号が論理「１」の時に起
動用ＲＯＭの下半分（２０４８番地〜４０９５番地）が
指定される。起動用ＲＯＭの上半分にメインＣＰＵ１の
起動用プログラム、下半分にサブＣＰＵの起動用プログ
ラムが格納されている。その他、システムとして動作さ
せる為にメモリー。
信号■−Ｂが選択され、出力信号、メモリー分割信号が
論理「０」として起動用ＲＯＭ８に出力される。選択信
号が論理「１」の時には入力信号■−Ｃが選択され、出
力信号、メモリー分割信号が論理「１」として起動用Ｒ
ＯＭ８に出力される。８は起動用ＲＯＭであり（第２図
参照）、４０９６バイトのリード・オンリー・メモリー
である。入力信号■−Ａのメモリー分割信号が論理「０
」の時に起動用ＲＯＭの上半分（０番地〜２０４７番地
）が指定され、メモリー分割信号が論理「１」の時に起
動用ＲＯＭの下半分（２０４８番地〜４０９５番地）が
指定される。起動用ＲＯＭの上半分にメインＣＰＵ１の
起動用プログラム、下半分にサブＣＰＵの起動用プログ
ラムが格納されている。その他、システムとして動作さ
せる為にメモリー。
入出力装置、電源を必要とするが、既知のことであるか
らこ＼では説明を省略する。
らこ＼では説明を省略する。
次に動作を順を追って説明する。まず、電源を投入する
と、メインＣＰＵＩが動作を開始し、アドレスとしてＯ
番地を出力する。このとき出カポ−１−３から論理「０
」の選択信号■−Ａが、論理「１」のリセット信号■−
Ｂが出力される。従って、選択回路４でメインＣＰＵ１
のアドレスバス力選択されて起動用ＲＯＭ８にＯ番地の
アドレスが出力される。選択回路７では■−Ｂが選択さ
れ、メモリー分割信号として論理「０」が出力されるの
で、起動用ＲＯＭ８の上半分が指定される（第２図参′
照）。起動用ＲＯＭ８の上半分にはメインＣＰＵＩの起
動用プログラムが格納されているのでそのプログラムの
Ｏ番地の内容が読み出されてデータとして出力される。
と、メインＣＰＵＩが動作を開始し、アドレスとしてＯ
番地を出力する。このとき出カポ−１−３から論理「０
」の選択信号■−Ａが、論理「１」のリセット信号■−
Ｂが出力される。従って、選択回路４でメインＣＰＵ１
のアドレスバス力選択されて起動用ＲＯＭ８にＯ番地の
アドレスが出力される。選択回路７では■−Ｂが選択さ
れ、メモリー分割信号として論理「０」が出力されるの
で、起動用ＲＯＭ８の上半分が指定される（第２図参′
照）。起動用ＲＯＭ８の上半分にはメインＣＰＵＩの起
動用プログラムが格納されているのでそのプログラムの
Ｏ番地の内容が読み出されてデータとして出力される。
このとき、選択信号によ−〕て出力バッファ５が選択さ
れ、上記データが出力バソファ５を介してメインＣＰ
Ｕ、１のデータバスに現われ、メインＣＰＵＩはそれを
読みとる。このとき、リセット信号は論理「１」のま＼
であるから、サブＣＰ Ｕ ２は全く動作せず、出力バ
ッファ６も選択されない。上記説明の如くメインＣＰＵ
Ｉは起動用ＲＯＭ８からメインＣＰＵＩを起動するため
の起動用プログラムを０番地から順次読み出し、その内
容を実行する事でメインＣＰＵ起動を行う。
れ、上記データが出力バソファ５を介してメインＣＰ
Ｕ、１のデータバスに現われ、メインＣＰＵＩはそれを
読みとる。このとき、リセット信号は論理「１」のま＼
であるから、サブＣＰ Ｕ ２は全く動作せず、出力バ
ッファ６も選択されない。上記説明の如くメインＣＰＵ
Ｉは起動用ＲＯＭ８からメインＣＰＵＩを起動するため
の起動用プログラムを０番地から順次読み出し、その内
容を実行する事でメインＣＰＵ起動を行う。
メインＣＰＵの起動を完了すると、次にザブＣＰＵの起
動を行う。メインＣＰＵ］Ｊｊ：出力ポート３に命令を
与えて選択信号を論理「１」に、リセット信号を論理「
０」とする。リセット信号が論理「０」となることによ
りサブＣＰＵ２が動作を開始し、７トｌ／スとしてＯ番
地を出力する。この時、選択信号が論理「１」で選択回
路４でサブＣＰＵ２のアドレスバスが選択されて起動用
ＲＯＭ８に０番地が出力される。選択回路７では■−Ｃ
が選択され、メモリー分割信号として論理「１」が出力
されるので、起動用ＲＯＭ８の下半分が指定される。
動を行う。メインＣＰＵ］Ｊｊ：出力ポート３に命令を
与えて選択信号を論理「１」に、リセット信号を論理「
０」とする。リセット信号が論理「０」となることによ
りサブＣＰＵ２が動作を開始し、７トｌ／スとしてＯ番
地を出力する。この時、選択信号が論理「１」で選択回
路４でサブＣＰＵ２のアドレスバスが選択されて起動用
ＲＯＭ８に０番地が出力される。選択回路７では■−Ｃ
が選択され、メモリー分割信号として論理「１」が出力
されるので、起動用ＲＯＭ８の下半分が指定される。
起動用ＲＯＭ８の下半分にはサブＣＰＵ２の起動用プロ
グラムが格納されており、そのプログラムの２０４８番
地の内容が読み出されてデータどして出力される。サブ
ＣＰＵ２としては０番地を出力しているが、選択回路７
の出力が論理「１」である為、起動用ＲＯＭとしては２
０４８番地となる。
グラムが格納されており、そのプログラムの２０４８番
地の内容が読み出されてデータどして出力される。サブ
ＣＰＵ２としては０番地を出力しているが、選択回路７
の出力が論理「１」である為、起動用ＲＯＭとしては２
０４８番地となる。
この時、選択信号によって出カバソファ６が選択され、
上記データが出力バソファ６を介してサブＣＰ Ｕ ２
のデータバスに現われ、サブＣＰＵ２はそれを読み取る
。この時、出力バッファ５は選択されない為、メインＣ
ＰＵＩのデータバスに対しては何の影響も与えない。上
記説明の如く、サブＣＰＵ２は起動用ＲＯＭ８からザブ
ＣＰＵ起動用プログラムを２０４８番地から順次読み出
し、その内容を実行することで起動を完了する。
上記データが出力バソファ６を介してサブＣＰ Ｕ ２
のデータバスに現われ、サブＣＰＵ２はそれを読み取る
。この時、出力バッファ５は選択されない為、メインＣ
ＰＵＩのデータバスに対しては何の影響も与えない。上
記説明の如く、サブＣＰＵ２は起動用ＲＯＭ８からザブ
ＣＰＵ起動用プログラムを２０４８番地から順次読み出
し、その内容を実行することで起動を完了する。
この様にして単一の起動用ＲＯＭで起動（スタート）ア
ドレス（０番地）の同じ２個のＣＰＵの起動を行うこと
ができ、２以上のｃＰＵの起動も同様に実現できること
は容易に理解されるであろう。
ドレス（０番地）の同じ２個のＣＰＵの起動を行うこと
ができ、２以上のｃＰＵの起動も同様に実現できること
は容易に理解されるであろう。
く効 果〉
以上説明した様に、本発明のマルｒに動力式によれば、
単一の起動用ＲＯＭを用いて複数のＣＰＵを起動できる
から、安価で小型電子機器に適し、かつ低消費電力化を
図ることができるという利点を有する。
単一の起動用ＲＯＭを用いて複数のＣＰＵを起動できる
から、安価で小型電子機器に適し、かつ低消費電力化を
図ることができるという利点を有する。
第１図は本発明のマルチＣＰＵ起動方式を実現する一実
施例のブロック構成図、第２図は同方式に採用される単
一起動用ＲＯＭの一例の詳細図である。 １：メイ７ＣＰＵ ２ニー＋、ｔブＣＰＵ ３：出
カポ−）４，７：選択回路 ５．６：出力バッファ ８
：起動用ＩえＯＭ
施例のブロック構成図、第２図は同方式に採用される単
一起動用ＲＯＭの一例の詳細図である。 １：メイ７ＣＰＵ ２ニー＋、ｔブＣＰＵ ３：出
カポ−）４，７：選択回路 ５．６：出力バッファ ８
：起動用ＩえＯＭ
Claims (1)
- （１）起動アドレスが同じ複数のＣＰＵと、複数の起動
用ＲＯＭとを具備するマルチＣＰＵシステムにおいて、 前記複数のＣＰＵに共通な起動用プログラムを分割して
記憶する単一の起動用ＲＯＭと、該ＲＯＭのアドレス入
力に前記各ＣＰＵに応じた前記起動用プログラムを記憶
する単一の起動用ＲＯＭ内の所定メモリー領域を指定し
選択する選択回路とを設け、選択された単一の起動用Ｒ
ＯＭ内の起動用プログラムに従ってＣＰＵの起動を行う
ことを特徴とするマルチＣＰＵ起動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19954482A JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19954482A JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990159A true JPS5990159A (ja) | 1984-05-24 |
| JPS644220B2 JPS644220B2 (ja) | 1989-01-25 |
Family
ID=16409587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19954482A Granted JPS5990159A (ja) | 1982-11-12 | 1982-11-12 | マルチｃｐｕ起動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029869A1 (ja) * | 2013-08-28 | 2015-03-05 | オリンパスメディカルシステムズ株式会社 | 電子機器及び情報処理システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
| JPS55164918A (en) * | 1979-01-24 | 1980-12-23 | Hitachi Denshi Ltd | Initial program loading system |
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
-
1982
- 1982-11-12 JP JP19954482A patent/JPS5990159A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114136A (en) * | 1978-02-27 | 1979-09-06 | Hitachi Ltd | Microprogram loading system |
| JPS55164918A (en) * | 1979-01-24 | 1980-12-23 | Hitachi Denshi Ltd | Initial program loading system |
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015029869A1 (ja) * | 2013-08-28 | 2015-03-05 | オリンパスメディカルシステムズ株式会社 | 電子機器及び情報処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644220B2 (ja) | 1989-01-25 |
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