JPH01211142A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPH01211142A JPH01211142A JP3801488A JP3801488A JPH01211142A JP H01211142 A JPH01211142 A JP H01211142A JP 3801488 A JP3801488 A JP 3801488A JP 3801488 A JP3801488 A JP 3801488A JP H01211142 A JPH01211142 A JP H01211142A
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
コンピュータシステムの処理能力を向上することができ
る記憶制御方式に関し、 記憶素子のページモード機能を処理装置の主メモリに有
効に適用できる記憶制御方式を提供することを目的とし
、 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子のアク
セス制御において、アクセスが行われる度にアドレスの
前記所定のアドレスビットを保持する手段と、該保持手
段に保持されたアドレスビットとアクセス要求されるア
ドレスの前記所定のアドレスビットとを比較する手段と
、該比較手段による比較結果が一致のときページモード
によるアクセスを行い、不一致のとき通常のアクセスモ
ードによるアクセスを行う制御手段とを設け、今回アド
レス指定される記憶領域と前回アドレス指定された記憶
領域とが一致するときページモードによる高速アクセス
を行うように構成する。
る記憶制御方式に関し、 記憶素子のページモード機能を処理装置の主メモリに有
効に適用できる記憶制御方式を提供することを目的とし
、 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子のアク
セス制御において、アクセスが行われる度にアドレスの
前記所定のアドレスビットを保持する手段と、該保持手
段に保持されたアドレスビットとアクセス要求されるア
ドレスの前記所定のアドレスビットとを比較する手段と
、該比較手段による比較結果が一致のときページモード
によるアクセスを行い、不一致のとき通常のアクセスモ
ードによるアクセスを行う制御手段とを設け、今回アド
レス指定される記憶領域と前回アドレス指定された記憶
領域とが一致するときページモードによる高速アクセス
を行うように構成する。
本発明は、コンピュータシステムの処理能力を向上する
ことができる記憶制御方式に関する。
ことができる記憶制御方式に関する。
近年、技術や業務のあらゆる分野にコンピュータが応用
されるようになってきた。コンピュータ処理において、
処理装置は主記憶装置から命令やオペランドを読出して
実行するため、その性能は使用されるメモリ素子の速度
によって大きく左右される。然るに、高速なメモリ素子
は消費電力が大で、かつ高価であり、与えられたメモリ
素子を効率よく使用してコンピュータシステムの性能を
向上することができる記憶制御方式が望まれている。
されるようになってきた。コンピュータ処理において、
処理装置は主記憶装置から命令やオペランドを読出して
実行するため、その性能は使用されるメモリ素子の速度
によって大きく左右される。然るに、高速なメモリ素子
は消費電力が大で、かつ高価であり、与えられたメモリ
素子を効率よく使用してコンピュータシステムの性能を
向上することができる記憶制御方式が望まれている。
第４図は従来例を示すタイミング図である。全図を通じ
て同一符号は同一対象物を示す。
て同一符号は同一対象物を示す。
第４図ｆａ）は、マイクロプロセッサ（以下、ＭＰＵと
いう）の主メモリに使用したダイナミックＲＡＭ（以下
、ＤＲＡＭという）とその制御回路との間で通常のアク
セスモードにおいて授受される信号のタイミング図を示
す。例えば、１６．３８４語の記憶容量を有するＤＲＡ
Ｍのアドレスを指定するアドレス１６ビツトの中、上位
８ビツトがロウアドレス（図ではＲで示す）として、ま
た下位８ビツトがカラムアドレス（図ではＣで示す）と
して出力されると共に、ロウ及びカラムアドレスを立下
がり端でＤＲＡＭ中にセットするタイミング信号＊ＲＡ
Ｓ及び＊ＣＡＳを出力することによってデータの続出／
書込を行う。
いう）の主メモリに使用したダイナミックＲＡＭ（以下
、ＤＲＡＭという）とその制御回路との間で通常のアク
セスモードにおいて授受される信号のタイミング図を示
す。例えば、１６．３８４語の記憶容量を有するＤＲＡ
Ｍのアドレスを指定するアドレス１６ビツトの中、上位
８ビツトがロウアドレス（図ではＲで示す）として、ま
た下位８ビツトがカラムアドレス（図ではＣで示す）と
して出力されると共に、ロウ及びカラムアドレスを立下
がり端でＤＲＡＭ中にセットするタイミング信号＊ＲＡ
Ｓ及び＊ＣＡＳを出力することによってデータの続出／
書込を行う。
第４図（ｂ）は、ページモード機能を存するＤＲＡＭと
制御回路との間でページモードにおいて授受される信号
のタイミング図を示す。制御回路は＊ＲＡＳを低レベル
に保持したまま＊ＣＡＳをオン／オフしてカラムアドレ
スのみを出力し、所定領域内のアドレスを指定して、ペ
ージモードによる高速アクセスを行うように構成されて
いる。従って、ページモードによるアクセスは陰極線管
（ＣＲＴ）の画素とビット対応する画像情報を記憶する
ビデオＲＡＭ等に、特に有効である。即ち、ＣＲＴの表
示画面の所定領域の水平走査方向に対してビデオＲＡＭ
のアドレスを昇順に対応付けることにより、下位アドレ
スが０から２５５への増加に対しては上位アドレスは不
変となり、ページモードによる高速アクセスが行われる
。
制御回路との間でページモードにおいて授受される信号
のタイミング図を示す。制御回路は＊ＲＡＳを低レベル
に保持したまま＊ＣＡＳをオン／オフしてカラムアドレ
スのみを出力し、所定領域内のアドレスを指定して、ペ
ージモードによる高速アクセスを行うように構成されて
いる。従って、ページモードによるアクセスは陰極線管
（ＣＲＴ）の画素とビット対応する画像情報を記憶する
ビデオＲＡＭ等に、特に有効である。即ち、ＣＲＴの表
示画面の所定領域の水平走査方向に対してビデオＲＡＭ
のアドレスを昇順に対応付けることにより、下位アドレ
スが０から２５５への増加に対しては上位アドレスは不
変となり、ページモードによる高速アクセスが行われる
。
上記のように従来方法によると、アドレスが単純に１ず
つ増加するＣＲＴのビデオＲＡＭ等の制御と異なり、Ｍ
ＰＵによるメモリアクセスでは、命令アドレスが分岐命
令などにより動的に変化するので、従来のＭＰＵの主メ
モリは通常のアクセスモードによって制御されており、
コンピュータシステムの性能向上に、折角のを用なペー
ジモード機能を活用できないという問題点があった。
つ増加するＣＲＴのビデオＲＡＭ等の制御と異なり、Ｍ
ＰＵによるメモリアクセスでは、命令アドレスが分岐命
令などにより動的に変化するので、従来のＭＰＵの主メ
モリは通常のアクセスモードによって制御されており、
コンピュータシステムの性能向上に、折角のを用なペー
ジモード機能を活用できないという問題点があった。
本発明は、記憶素子のページモード機能を処理装置の主
メモリに有効に適用できる記憶制御方式を提供すること
を目的とする。
メモリに有効に適用できる記憶制御方式を提供すること
を目的とする。
第１図は本発明の原理ブロック図を示す。
図において、
■は全アドレスビットを指定してアクセスする通常モー
ドと、該アドレスビットの所定部分により予め指定され
た記憶領域について、該記憶領域内のアドレスのみを指
定してアクセスするページモードとを有する記憶素子、 ２はアクセスが行われる度にアドレスの前記所定のアド
レスビットを保持する手段、 ３は保持手段２に保持されたアドレスビットとアクセス
要求されるアドレスの前記所定のアドレスピットとを比
較する手段、 ４は比較手段３による比較結果が一致のときページモー
ドによるアクセスを行い、不一致のとき通常のアクセス
モードによるアクセスを行う制御手段である。
ドと、該アドレスビットの所定部分により予め指定され
た記憶領域について、該記憶領域内のアドレスのみを指
定してアクセスするページモードとを有する記憶素子、 ２はアクセスが行われる度にアドレスの前記所定のアド
レスビットを保持する手段、 ３は保持手段２に保持されたアドレスビットとアクセス
要求されるアドレスの前記所定のアドレスピットとを比
較する手段、 ４は比較手段３による比較結果が一致のときページモー
ドによるアクセスを行い、不一致のとき通常のアクセス
モードによるアクセスを行う制御手段である。
従って、今回アドレス指定される記憶領域と前回アドレ
ス指定された記憶領域とが一致するときページモードに
よる高速アクセスを行うように構成されている。
ス指定された記憶領域とが一致するときページモードに
よる高速アクセスを行うように構成されている。
本発明によれば、保持手段２は記憶素子１へのアクセス
が行われる度にそのアドレスの所定のアドレスビットを
保持し、比較手段３は保持手段２が保持する内容とアク
セス要求されるアドレスの前記所定のアドレスビットと
を比較し、制御手段４は比較手段３の比較結果の一致／
不一致に従ってページモード／通常のアクセスモードに
よるアクセスを行うので、今回指定するアドレスが前回
アドレス指定された記憶領域内にある時はページモード
による高速アクセスを行うことができる。
が行われる度にそのアドレスの所定のアドレスビットを
保持し、比較手段３は保持手段２が保持する内容とアク
セス要求されるアドレスの前記所定のアドレスビットと
を比較し、制御手段４は比較手段３の比較結果の一致／
不一致に従ってページモード／通常のアクセスモードに
よるアクセスを行うので、今回指定するアドレスが前回
アドレス指定された記憶領域内にある時はページモード
による高速アクセスを行うことができる。
以下、本発明の実施例を第２図及び第３図を参照して説
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。
第２図において、
Ｄ ＲＡ Ｍｌａは、従来例で説明したＤＲＡＭと同じ
機能及び構成を有し、ページモード機能を備えるダイナ
ミックＲＡＭである。
機能及び構成を有し、ページモード機能を備えるダイナ
ミックＲＡＭである。
ラッチ回路２ａは、ＤＲＡＭｌａへのアクセスサイクル
の最後にＭＰＵｌ０からのアドレスＡＯＯ〜Ａ１５（Ａ
ＯＯ：ＭＳＢ、Ａ１５： ＬＳＢ）の上位８ビットＡＯ
Ｏ−ＡＯ７をラッチして保持する。
の最後にＭＰＵｌ０からのアドレスＡＯＯ〜Ａ１５（Ａ
ＯＯ：ＭＳＢ、Ａ１５： ＬＳＢ）の上位８ビットＡＯ
Ｏ−ＡＯ７をラッチして保持する。
比較回路３ａは、前回のアクセス時にラッチ回路２ａに
保持されたアドレスビットとＭＰＵｌ０からアクセス要
求により入力されるＡＯＯ−ＡＯ７とを比較し、比較結
果に基いて一致／不一致信号を出力する。
保持されたアドレスビットとＭＰＵｌ０からアクセス要
求により入力されるＡＯＯ−ＡＯ７とを比較し、比較結
果に基いて一致／不一致信号を出力する。
タイミング制御回路４ａは、ＭＰＵｌ０からのＡＯＯ〜
ＡＯ７に対応するロウアドレスとＡ０８〜Ａ１５に対応
するカラムアドレス（第３図では夫々、Ｒ及びＣで示す
）とを切替えて出力するアドレス発生部４３、ロウアド
レスのタイミング信号＊ＲＡＳを発生するＲＡＳ発生部
４１、カラムアドレスのタイミング信号＊ＣＡＳを発生
するＣＡＳ発生部４２等から構成され、比較回路３ａか
ら一致信号が入力された時゛は第３図の■及び■に示す
ように、＊ＲＡＳ信号は低レベルに保持したまま、カラ
ムアドレスと＊ＣＡＳ信号とを制御してＤＲＡＭｌａに
対してページモードによる高速アクセスを実行する。不
一致信号が入力された時は第３図の■に示すように、ロ
ウアドレス及びカラムアドレスと共に＊ＲＡｓ及び＊Ｃ
ＡＳ信号を出力して通常モードによるアクセスを実行す
る。
ＡＯ７に対応するロウアドレスとＡ０８〜Ａ１５に対応
するカラムアドレス（第３図では夫々、Ｒ及びＣで示す
）とを切替えて出力するアドレス発生部４３、ロウアド
レスのタイミング信号＊ＲＡＳを発生するＲＡＳ発生部
４１、カラムアドレスのタイミング信号＊ＣＡＳを発生
するＣＡＳ発生部４２等から構成され、比較回路３ａか
ら一致信号が入力された時゛は第３図の■及び■に示す
ように、＊ＲＡＳ信号は低レベルに保持したまま、カラ
ムアドレスと＊ＣＡＳ信号とを制御してＤＲＡＭｌａに
対してページモードによる高速アクセスを実行する。不
一致信号が入力された時は第３図の■に示すように、ロ
ウアドレス及びカラムアドレスと共に＊ＲＡｓ及び＊Ｃ
ＡＳ信号を出力して通常モードによるアクセスを実行す
る。
第３図は本発明をＭＰＵの命令及びオペランドのフェッ
チの制御に実施したときのタイミング図を示す。図にお
いて、 ■メモリサイクルの終わりにＭＰＵｌ０からのアドレス
ＡＯＯ〜Ａ１５ （１６進値００５５．００７７．０Ｏ
ＦＦ）のＡ００〜ＡＯ７をラッチ回路２ａにラッチし、
メモリサイクルの始めに比較回路３ａはラッチ回路２ａ
に前のメモリサイクルでラッチされたアドレスとＭＰＵ
ｌ０からのＡＯＯ−ＡＯ７とを比較して一致（共に１６
進値００）するので一致信号を出力し、タイミング制御
回路４ａはカラムアドレスと＊ＣＡＳ信号のみを制御し
てページモードによる高速アクセスを実行することによ
りＭＰＵは略２倍の処理速度を達成できる。
チの制御に実施したときのタイミング図を示す。図にお
いて、 ■メモリサイクルの終わりにＭＰＵｌ０からのアドレス
ＡＯＯ〜Ａ１５ （１６進値００５５．００７７．０Ｏ
ＦＦ）のＡ００〜ＡＯ７をラッチ回路２ａにラッチし、
メモリサイクルの始めに比較回路３ａはラッチ回路２ａ
に前のメモリサイクルでラッチされたアドレスとＭＰＵ
ｌ０からのＡＯＯ−ＡＯ７とを比較して一致（共に１６
進値００）するので一致信号を出力し、タイミング制御
回路４ａはカラムアドレスと＊ＣＡＳ信号のみを制御し
てページモードによる高速アクセスを実行することによ
りＭＰＵは略２倍の処理速度を達成できる。
■比較回路３ａは不一致（ランチ回路２ａの内容は１６
進値００、ＡＯＯ−ＡＯ７は１６進値０１）を検出して
不一致信号を出力し、タイミング制御回路４ａはロウア
ドレス及びカラムアドレスと共に＊ＲＡＳ及び＊ＣＡＳ
信号を制御することによって通常モードによるアクセス
を実行し、ラッチ回路２ａはＡＯＯ〜Ａ０７をラッチし
て１６進値０１をセットする。
進値００、ＡＯＯ−ＡＯ７は１６進値０１）を検出して
不一致信号を出力し、タイミング制御回路４ａはロウア
ドレス及びカラムアドレスと共に＊ＲＡＳ及び＊ＣＡＳ
信号を制御することによって通常モードによるアクセス
を実行し、ラッチ回路２ａはＡＯＯ〜Ａ０７をラッチし
て１６進値０１をセットする。
■比較回路３ａは一致（ランチ回路２ａの内容は１６進
値０１ Ａｏｏ−ＡＯ７は１６進値０１）を検出して一
致信号を出力することにより、■の場合と同様に、ぺ−
ジモードによる高速アクセスを実行する。
値０１ Ａｏｏ−ＡＯ７は１６進値０１）を検出して一
致信号を出力することにより、■の場合と同様に、ぺ−
ジモードによる高速アクセスを実行する。
従って、比較回路３ａによる比較結果に従って、ページ
モード又は通常モードのアクセスを実行するので、命令
及びオペランドが、例えば２５６語のページ内にあると
きは、命令及びオペランドは連続してページモードで高
速にフェッチされ、ページ境界を越える時は通常モード
によるアクセスを一度実行し、ランチ回路２ａに新たな
値をセットして、その後、次の同一ページ内ではページ
モードで高速に命令実行が続行されるように構成するこ
とができる。
モード又は通常モードのアクセスを実行するので、命令
及びオペランドが、例えば２５６語のページ内にあると
きは、命令及びオペランドは連続してページモードで高
速にフェッチされ、ページ境界を越える時は通常モード
によるアクセスを一度実行し、ランチ回路２ａに新たな
値をセットして、その後、次の同一ページ内ではページ
モードで高速に命令実行が続行されるように構成するこ
とができる。
以上説明したように本発明によれば、記憶素子ＤＲＡＭ
１ａのページモードアクセス機能を処理装置ＭＰＵｌ０
に適用することが可能となり、処理装置の命令実行速度
を倍増することができ、コンピュータシステムの性能を
向上することができるという効果がある。
１ａのページモードアクセス機能を処理装置ＭＰＵｌ０
に適用することが可能となり、処理装置の命令実行速度
を倍増することができ、コンピュータシステムの性能を
向上することができるという効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例のタイミング図、第４図は従来例を示すタ
イミング図である。 図において、 １は記憶素子、 １ａはＤＲＡＭ。 ２は保持手段、 ２ａはランチ回路、３は比較手
段、 ３ａは比較回路、４は制御手段、 ４ａはタイミング制御皿回路、 ４１はＲＡＳ発生部、 ４２はＣＡ３発生部、４３は
アドレス発生部、 １０はＭＰＵ を示す。 （ａ） ？芝末４ケ］Ｅ汀ζＴタイミン７゛ｂ］第４ｍ
発明の実施例のタイミング図、第４図は従来例を示すタ
イミング図である。 図において、 １は記憶素子、 １ａはＤＲＡＭ。 ２は保持手段、 ２ａはランチ回路、３は比較手
段、 ３ａは比較回路、４は制御手段、 ４ａはタイミング制御皿回路、 ４１はＲＡＳ発生部、 ４２はＣＡ３発生部、４３は
アドレス発生部、 １０はＭＰＵ を示す。 （ａ） ？芝末４ケ］Ｅ汀ζＴタイミン７゛ｂ］第４ｍ
Claims (1)
- 【特許請求の範囲】 全アドレスビットを指定してアクセスする通常モードと
、該アドレスビットの所定部分により予め指定された記
憶領域について、該記憶領域内のアドレスのみを指定し
てアクセスするページモードとを有する記憶素子（１）
のアクセス制御において、 アクセスが行われる度にアドレスの前記所定のアドレス
ビットを保持する手段（２）と、該保持手段（２）に保
持されたアドレスビットとアクセス要求されるアドレス
の前記所定のアドレスビットとを比較する手段（３）と
、 該比較手段（３）による比較結果が一致のときページモ
ードによるアクセスを行い、不一致のとき通常のアクセ
スモードによるアクセスを行う制御手段（４）とを設け
、 今回アドレス指定される記憶領域と前回アドレス指定さ
れた記憶領域とが一致するときページモードによる高速
アクセスを行うことを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3801488A JPH01211142A (ja) | 1988-02-19 | 1988-02-19 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3801488A JPH01211142A (ja) | 1988-02-19 | 1988-02-19 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211142A true JPH01211142A (ja) | 1989-08-24 |
Family
ID=12513720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3801488A Pending JPH01211142A (ja) | 1988-02-19 | 1988-02-19 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211142A (ja) |
-
1988
- 1988-02-19 JP JP3801488A patent/JPH01211142A/ja active Pending
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