JPS6272042A - キヤツシユメモリ - Google Patents
キヤツシユメモリInfo
- Publication number
- JPS6272042A JPS6272042A JP60211174A JP21117485A JPS6272042A JP S6272042 A JPS6272042 A JP S6272042A JP 60211174 A JP60211174 A JP 60211174A JP 21117485 A JP21117485 A JP 21117485A JP S6272042 A JPS6272042 A JP S6272042A
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- JP
- Japan
- Prior art keywords
- data
- address
- circuit
- latch
- output signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アドレス境界を無視してアクセスできるキ
ャッシュメモリに関するものである。
ャッシュメモリに関するものである。
従来、キャッシュメモリ及び主記憶装置にアクセスする
場合は、アドレス境界に従った方式（ｌＩバイト７エツ
チの場合、アドレスの下位−ビットは常にＯ”）をとっ
ておシ、計算機がマイクロプログラム方式の場合は、各
命令のマイクロプログラムの中で、メモリアクセスをア
ドレス境界に従かう様に分割して実施していた。
場合は、アドレス境界に従った方式（ｌＩバイト７エツ
チの場合、アドレスの下位−ビットは常にＯ”）をとっ
ておシ、計算機がマイクロプログラム方式の場合は、各
命令のマイクロプログラムの中で、メモリアクセスをア
ドレス境界に従かう様に分割して実施していた。
従来の計算機では、アドレス境界に従わせることを各命
令のマイクロプログラムで実施しているため、命令実行
時間の大部分がアドレス境界を制御する部分にとられる
などの問題点があった。
令のマイクロプログラムで実施しているため、命令実行
時間の大部分がアドレス境界を制御する部分にとられる
などの問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、アドレス境界制御を内部に組み込み、高速に
処理し、計算機の命令実行性能を向上させるキャッシュ
メモリを得ることを目的とする。
たもので、アドレス境界制御を内部に組み込み、高速に
処理し、計算機の命令実行性能を向上させるキャッシュ
メモリを得ることを目的とする。
この発明に係るキャッシュメモリは、データアレイのア
ドレスをインクリメントする回路、データアレイの出力
を一時ラッチする回路及びデータアレイのコ出力（一時
ラッチしたラッチデータと次の出力データ）をデータ整
値する回路を設けたものである。
ドレスをインクリメントする回路、データアレイの出力
を一時ラッチする回路及びデータアレイのコ出力（一時
ラッチしたラッチデータと次の出力データ）をデータ整
値する回路を設けたものである。
この発明におけるキャッシュメモリでは、データアレイ
のブロック間をまたがるアクセスに対してアドレスをイ
ンクリメントするアドレスインクリメント回路によシ、
コブロックのアクセスを可能にし、かつデータアレイの
出力を一時ラッチするデータラッチ回路において、ｌブ
ロックのデータをラッチし、次にデータアレイのアクセ
スを可能にする。またデータを整値するデータ整値回路
により、ラッチしたブロックのデータと次のブロックの
データとを整値し、ｌブロックデータとし、実行ユニッ
ト或いは先取シュニットにデータを出力する。
のブロック間をまたがるアクセスに対してアドレスをイ
ンクリメントするアドレスインクリメント回路によシ、
コブロックのアクセスを可能にし、かつデータアレイの
出力を一時ラッチするデータラッチ回路において、ｌブ
ロックのデータをラッチし、次にデータアレイのアクセ
スを可能にする。またデータを整値するデータ整値回路
により、ラッチしたブロックのデータと次のブロックの
データとを整値し、ｌブロックデータとし、実行ユニッ
ト或いは先取シュニットにデータを出力する。
〔実施例〕
以下、この発明の一実施例を図について説明する。キャ
ッシュメモリのデータアレイ廻りを示す第７図において
、（１）はデータアレイであシ、このデータアレイ（１
）はｌブロック・ｑバイト・カラムアドレス弘にで構成
されている。（コ）及び（３）は第７アドレスレジスタ
及び第ニアドレスレジスタであり、これらアドレスレジ
スタはアドレス線（ＩＩａ）からのアドレス（ｔＩａＡ
）をラッチする。（り）はデータアレイ（１）のアドレ
スを切り替えるための第１セレクタであシ、この第１セ
レクタ（５）には、アドレス（ｔＩａＡ）をｑバイト境
界（下位−ビットが′Ｏ″）Ｋしたアドレス（２ａＡ）
がアドレス線（コａ）を介して入力されると共に、アド
レスインクリメント回路を構成する加算機（６）によっ
てこのアドレス（コａＡ） Ｋ ’Ｉプラスした十弘ア
ドレス（ＡａＡ）がアドレス線（６ａ）を介して入力さ
れている。さらに、この第１セレクタ（りのセレクト信
号（ｔａＡ）は出力線（ｔａ）を介してデータアレイ（
１）に接続されている。
ッシュメモリのデータアレイ廻りを示す第７図において
、（１）はデータアレイであシ、このデータアレイ（１
）はｌブロック・ｑバイト・カラムアドレス弘にで構成
されている。（コ）及び（３）は第７アドレスレジスタ
及び第ニアドレスレジスタであり、これらアドレスレジ
スタはアドレス線（ＩＩａ）からのアドレス（ｔＩａＡ
）をラッチする。（り）はデータアレイ（１）のアドレ
スを切り替えるための第１セレクタであシ、この第１セ
レクタ（５）には、アドレス（ｔＩａＡ）をｑバイト境
界（下位−ビットが′Ｏ″）Ｋしたアドレス（２ａＡ）
がアドレス線（コａ）を介して入力されると共に、アド
レスインクリメント回路を構成する加算機（６）によっ
てこのアドレス（コａＡ） Ｋ ’Ｉプラスした十弘ア
ドレス（ＡａＡ）がアドレス線（６ａ）を介して入力さ
れている。さらに、この第１セレクタ（りのセレクト信
号（ｔａＡ）は出力線（ｔａ）を介してデータアレイ（
１）に接続されている。
（７）は第コアドレスレジスタ（７）のアドレスレジス
タ出力信号（ｊａＡ ）をオアゲート（ｊｂ）を介して
受ケるレジスタであり、このレジスタ（７）は出力信号
（ｊａＡ）の下位ａビットをオア処理した出力信号をラ
ッチする。このレジスタ（７）の出力信号（りａＡ）は
、レジスタ出力線（７ａ）を介して第１セレクタ（ｆ）
Ｋ入力され、この第１セレクタ（ｒ）の出力信号（ｔａ
Ａ）はセレクタ出力線（ｆａ ）を介して第１セレクタ
（り）に入力される。第１セレクタ（り）に入力された
アドレス（ＸａＡ）と＋ケアドレス（６ａＡ）は、この
出力信号（ｆａＡ）によって選択され、これＫよシアド
レス（ｌＩａＡ）の切り替えが制御されている。（デ）
はセレクト信号（デａＡ）を１ｇ２のセレクタ（ざ）に
印加するためのセレクト信号線である。
タ出力信号（ｊａＡ ）をオアゲート（ｊｂ）を介して
受ケるレジスタであり、このレジスタ（７）は出力信号
（ｊａＡ）の下位ａビットをオア処理した出力信号をラ
ッチする。このレジスタ（７）の出力信号（りａＡ）は
、レジスタ出力線（７ａ）を介して第１セレクタ（ｆ）
Ｋ入力され、この第１セレクタ（ｒ）の出力信号（ｔａ
Ａ）はセレクタ出力線（ｆａ ）を介して第１セレクタ
（り）に入力される。第１セレクタ（り）に入力された
アドレス（ＸａＡ）と＋ケアドレス（６ａＡ）は、この
出力信号（ｆａＡ）によって選択され、これＫよシアド
レス（ｌＩａＡ）の切り替えが制御されている。（デ）
はセレクト信号（デａＡ）を１ｇ２のセレクタ（ざ）に
印加するためのセレクト信号線である。
（１０）はデータアレイ（１）のデータラッチ回路であ
シ、このデータラッチ回路（１０）にはデータアレイ（
１）からのデータ（ＸａＡ）がデータ線（／ｂ）を介し
て入力されると共にラッチされる。（／／）はデータ整
値回路でおり、このデータ整値回路（／／）にはデータ
ラッチ回路（１０）のラッチ出力信号（ｌＯａＡ）がラ
ッチ出力線（１０ａ）を介して入力されると共に、デー
タアレイ（１）からのデータ（ＸａＡ）が、データラッ
チ回路（１０）を介さずにデータ副線（／１）Ｂ）を介
して入力されている。このデータ整値回路（／／）では
、ラッチ出力信号（ｌＯａＡ）とデータ（ＸａＡ）が整
値されて、整値出力線（ＩＩａ）から整値出力信号（ｌ
ＩａＡ）として出力される。
シ、このデータラッチ回路（１０）にはデータアレイ（
１）からのデータ（ＸａＡ）がデータ線（／ｂ）を介し
て入力されると共にラッチされる。（／／）はデータ整
値回路でおり、このデータ整値回路（／／）にはデータ
ラッチ回路（１０）のラッチ出力信号（ｌＯａＡ）がラ
ッチ出力線（１０ａ）を介して入力されると共に、デー
タアレイ（１）からのデータ（ＸａＡ）が、データラッ
チ回路（１０）を介さずにデータ副線（／１）Ｂ）を介
して入力されている。このデータ整値回路（／／）では
、ラッチ出力信号（ｌＯａＡ）とデータ（ＸａＡ）が整
値されて、整値出力線（ＩＩａ）から整値出力信号（ｌ
ＩａＡ）として出力される。
第二図は、第７図の概略タイミングチャート図であシ、
アドレスｂのみｙバイト境界（アドレスの下位一ビツト
がＯ″）ではない例を示している。
アドレスｂのみｙバイト境界（アドレスの下位一ビツト
がＯ″）ではない例を示している。
次に、この発明によるキャッシュメモリの動作について
第２図を用いて説明する。尚、第二図におけるａ ”’
−ｃはバイトアドレス、Ａ−Ｃはａ −Ｃの下位−ビッ
トを無視したワードアドレス（／ワード／弘バイト）、
（ａ） 〜（ｃ）はａ＝ａ＋４１ 、 ｂ−ｔ）＋ダ、
ｃ−ｃ＋ダで示されるｌバイトデータ、（Ａ）〜（Ｃ）
は、ＡＮＡ＋ｌＩ、Ｂ−Ｂ＋ケ、Ｃ−Ｃ十りで示される
μバイトデータである。
第２図を用いて説明する。尚、第二図におけるａ ”’
−ｃはバイトアドレス、Ａ−Ｃはａ −Ｃの下位−ビッ
トを無視したワードアドレス（／ワード／弘バイト）、
（ａ） 〜（ｃ）はａ＝ａ＋４１ 、 ｂ−ｔ）＋ダ、
ｃ−ｃ＋ダで示されるｌバイトデータ、（Ａ）〜（Ｃ）
は、ＡＮＡ＋ｌＩ、Ｂ−Ｂ＋ケ、Ｃ−Ｃ十りで示される
μバイトデータである。
この発明によるキャッシュメモリにアドレス（ｐａＡ）
でアクセスする場合、このアドレス（ｌＩａＡ）が弘バ
イト境界（アドレス下位一ビツトが”Ｏ″）以上でない
場合、アドレス（＜＜ａＡ ）は第７及び第２アドレス
レジスタ（コ）及び（３）Ｋラッチされ、第一アドレス
レジスタ（３）からのアドレスレジスタ出力信号（３ａ
Ａ）のオア処理後の信号がレジスタ（り）にラッチされ
る。第２図のアドレス（りａＡ）のｂアト境界であるＢ
アドレスでデータアレイ（１）をアクセスし、その出力
が一時的にデータラッチ回路（１０）［ラッチされる。
でアクセスする場合、このアドレス（ｌＩａＡ）が弘バ
イト境界（アドレス下位一ビツトが”Ｏ″）以上でない
場合、アドレス（＜＜ａＡ ）は第７及び第２アドレス
レジスタ（コ）及び（３）Ｋラッチされ、第一アドレス
レジスタ（３）からのアドレスレジスタ出力信号（３ａ
Ａ）のオア処理後の信号がレジスタ（り）にラッチされ
る。第２図のアドレス（りａＡ）のｂアト境界であるＢ
アドレスでデータアレイ（１）をアクセスし、その出力
が一時的にデータラッチ回路（１０）［ラッチされる。
次に、第１セレクタ（り）にニジ加算器（６）の出力で
あるＢ＋＋アドレス（６ａＡ）が、第１セレクタ（り）
を経てデータアレイ（１）をアクセスし、そのデータ（
／ａＡ）が得られる。
あるＢ＋＋アドレス（６ａＡ）が、第１セレクタ（り）
を経てデータアレイ（１）をアクセスし、そのデータ（
／ａＡ）が得られる。
先にデータラッチ回路（１０）でラッチされた、ラッチ
出力信号（ｌＯａＡ）とＢ＋４’アドレス（ａａＡ）で
得られた出力がデータ整値回路（／／）に入力され、ア
ドレスｂから、ｂ＋ｐでアクセスされる整値出力信号と
してのりバイトデータ（／／ａＡ）が出力され、図示し
ない他のユニットにわたされる。上記の場合は、データ
が、データアレイ（１）のラッチ電位であるブロック（
図示せず）にまたがって存在する場合であり、データア
レイ（１）に対してコロのアクセスを必要とする。ａ回
目のアクセスはキャッシュメモリ外部からのリクエスト
なしに実行されるが、その実行の間外部からのリクエス
トを、レジスタ（７）の出力信号（りａＡ）を使用して
ブロックし、アドレス（＜＜ａＡ）が変化しないように
する。アドレスがｑバイト境界以上の場合は、第一図で
アドレスａの場合であり、アドレスａのｑバイト境界ア
ドレス境界工りデータアレイ（１）がアクセスされ、デ
ータ（／ａＡ）は、データラッチ回路（／θ）を通らず
、データ整値回路（／／）Ｋ直接入力される。このデー
タ整値回路（／／）はデータ（／ａＡ）を何らの処鳳も
せず整値出力信号（／／ａＡ ）として出力し、他のユ
ニット（図示せず）に出力する。
出力信号（ｌＯａＡ）とＢ＋４’アドレス（ａａＡ）で
得られた出力がデータ整値回路（／／）に入力され、ア
ドレスｂから、ｂ＋ｐでアクセスされる整値出力信号と
してのりバイトデータ（／／ａＡ）が出力され、図示し
ない他のユニットにわたされる。上記の場合は、データ
が、データアレイ（１）のラッチ電位であるブロック（
図示せず）にまたがって存在する場合であり、データア
レイ（１）に対してコロのアクセスを必要とする。ａ回
目のアクセスはキャッシュメモリ外部からのリクエスト
なしに実行されるが、その実行の間外部からのリクエス
トを、レジスタ（７）の出力信号（りａＡ）を使用して
ブロックし、アドレス（＜＜ａＡ）が変化しないように
する。アドレスがｑバイト境界以上の場合は、第一図で
アドレスａの場合であり、アドレスａのｑバイト境界ア
ドレス境界工りデータアレイ（１）がアクセスされ、デ
ータ（／ａＡ）は、データラッチ回路（／θ）を通らず
、データ整値回路（／／）Ｋ直接入力される。このデー
タ整値回路（／／）はデータ（／ａＡ）を何らの処鳳も
せず整値出力信号（／／ａＡ ）として出力し、他のユ
ニット（図示せず）に出力する。
なお、上記実施例では、キャッシュメモリのブロックサ
イズをｙバイトとし、アドレス空間を７６にバイトとし
ているが、ブロックサイズ、アドレス空間は任意の容量
であってもよい。また、アドレスが弘バイト境界以上の
場合と、ｔバイト境界未満の場合とでは、データ出力が
前者の場合にくらべて後者の場合にコ倍の時間が必要な
なっているが、同じ時間でもよいし、伺倍かかつてもよ
い。
イズをｙバイトとし、アドレス空間を７６にバイトとし
ているが、ブロックサイズ、アドレス空間は任意の容量
であってもよい。また、アドレスが弘バイト境界以上の
場合と、ｔバイト境界未満の場合とでは、データ出力が
前者の場合にくらべて後者の場合にコ倍の時間が必要な
なっているが、同じ時間でもよいし、伺倍かかつてもよ
い。
又、この実施例では、ダバイト境界において分けている
が、キャッシュメモリのブロックサイズの変化により、
いづれの容量になってもよい。
が、キャッシュメモリのブロックサイズの変化により、
いづれの容量になってもよい。
また、この実施例では、キャッシュメモリについて述べ
たが、主記憶装置であっても同様の効果を得ることが出
来る。
たが、主記憶装置であっても同様の効果を得ることが出
来る。
尚、この実施例においては、各構成要素をハード構成で
説明したが、ン７ト構成にした場合も、同様の作用及び
効果を得ることが出来る。
説明したが、ン７ト構成にした場合も、同様の作用及び
効果を得ることが出来る。
以上のように、この発明によれば、データアレイ、アド
レスインクリメント回路、データラッチ回路及びデータ
整値回路を設けることにより、アドレス境界に関係なく
自由なバイト巣位でキャッシュメモリにアクセスが可能
で、かつ、整値されたデータが得られるので、他のユニ
ットは、メモリアクセス及びアドレスを気にせずに作る
ことが出来、データの取シ込みが容易になる等の効果が
得られる。
レスインクリメント回路、データラッチ回路及びデータ
整値回路を設けることにより、アドレス境界に関係なく
自由なバイト巣位でキャッシュメモリにアクセスが可能
で、かつ、整値されたデータが得られるので、他のユニ
ットは、メモリアクセス及びアドレスを気にせずに作る
ことが出来、データの取シ込みが容易になる等の効果が
得られる。
第１図はこの発明の一実施例によるキャッシュメモリの
データアレイ廻りを示す図、第二図は第１図に示された
各々の信号のタイミングチャートを示すタイミングチャ
ート図である。 （１）はデータアレイ、（６）はアドレスインクリメン
ト回路としての加算器、（１０）はデータラッチ回路、
（／／）はデータ整値回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
データアレイ廻りを示す図、第二図は第１図に示された
各々の信号のタイミングチャートを示すタイミングチャ
ート図である。 （１）はデータアレイ、（６）はアドレスインクリメン
ト回路としての加算器、（１０）はデータラッチ回路、
（／／）はデータ整値回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- メモリアクセスにおけるアドレス境界を無視して実施可
能な計算機において、データアレイと、このデータアレ
イのブロック間をまたがるアクセスに対してアドレスを
インクリメントするためのアドレスインクリメント回路
と、前記データアレイの出力を一時ラッチするデータラ
ッチ回路と、このデータラッチ回路からのラッチされた
ブロックのデータと前記インクリメントされたアドレス
によつて前記データアレイから出力された次のブロック
のデータとを整値して出力するデータ整値回路とを備え
、前記アドレス境界を無視してアクセスしても独立に処
理できることを特徴とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211174A JPS6272042A (ja) | 1985-09-26 | 1985-09-26 | キヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211174A JPS6272042A (ja) | 1985-09-26 | 1985-09-26 | キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272042A true JPS6272042A (ja) | 1987-04-02 |
Family
ID=16601631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211174A Pending JPS6272042A (ja) | 1985-09-26 | 1985-09-26 | キヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153428A (ja) * | 1988-12-05 | 1990-06-13 | Matsushita Electric Ind Co Ltd | キャッシュ装置と命令読出し装置 |
-
1985
- 1985-09-26 JP JP60211174A patent/JPS6272042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153428A (ja) * | 1988-12-05 | 1990-06-13 | Matsushita Electric Ind Co Ltd | キャッシュ装置と命令読出し装置 |
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