JPS5998254A

JPS5998254A - アドレス回路

Info

Publication number: JPS5998254A
Application number: JP20695482A
Authority: JP
Inventors: Toshihiko Matsumura; 俊彦松村; Hirohisa Karibe; 雁部　洋久; Toshi Ikezawa; 池沢　斗志
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-11-26
Filing date: 1982-11-26
Publication date: 1984-06-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａ）　　発明の技術分野本発明は、第１の記憶回路並びに前記第１の記憶回路に
比らべ大きな記憶容量ヲ有する第２の記憶回路のアドレ
ス指定を行うアドレス回路に係り、特に前記第２の記憶
回路のアドレス指定を容易に行えるようにしたアドレス
回路に関する。

（ｂ）　　従来技術と問題点従来より、第１の記憶回路並びに前記第１の記憶回路に
比らべ大きな記憶容量を有する第２の記憶回路のアドレ
ス指定を行うアドレス回路としては、種々のアドレス回
路が考えられていた。

従来のアドレス回路の一実施例を第１図及び第２図を用
いて説明する。

第１図は、従来のアドレス回路の一構成例を示す図であ
る。図において、ｌはページレジスタ、２はインデック
スレジスタ、３はデータバス、４はアドレス発生回路、
５．６はアドレスレジスタ、マ、８はＲＡ　Ｍ　（Ｒａ
ｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）である、尚
、ここで、ＲＡＭ７とＲＡＭ８の記憶容量は、ＲＡＭ７
の記憶容量〉ＲＡＭ８の記憶容量の関係にあるものとす
る。

第２図は、ＲＡＭ７の構成及び第１図の動作説明図であ
る。

尚、第１図に示す従来のアドレス回路の動作を説明する
上で、ページレジスタｌの格納するデータ全４ビツト、
インデックスレジスタに格納するゲータを８ビツト、ア
ドレスレジスタ５に格納するデータを１２ビツト、アド
レスレジスタ６に格納するデータを８ビツト、ＲＡ　Ｍ
　８−／）Ｅ領域０〜２５５を刊するものである場合を
例にとるものとする。

今１ページレジスタ１の内容が’ｏｏｏｏ’、インデッ
クスレジスタ２の内容が”ｏｏｏｏｏｏｏｏ”であり、
アドレスデータ入力端子ａからの入力が”００００００
０１”であったとする（尚、アドレスデータ入力端子ａ
からの入力は常に”０００００００１”となっている）
と、アドレス発生回路４では、かかる＠１００００ｏｏ
ｏｏ＃と＠０００００，００１’　との加算を行い、そ
の演算結果″０ＯＯＬ）０００１’を出力する。かかる
アドレス発生回路４の出方は、アドレスレジスタ６ｔ−
介して、ＲＡＭ８へのアドレス信号として、ＲＡＭ８の
アドレス１全アクセスする。また、アドレス発生回路４
の出方は、アドレスレジスタ５の８領域に格納される。

このとき、ページレジスタ１の内容”ｏｏｏｏ”は、ア
ドレスレジスタ５のＡ領域に格納される。よって、アド
レスレジスタ５の内容は、ｏｏｏｏｏｏｏｏｏｏｏｌ”
となり、ＲＡＭ’７へのアドレス信号として、ＲＡＭ７
のアドレス１をアクセスする。

そして、プログラムの操り返しループにより、再び上記
動作を行う時点では、インデックスレジＸｐ２ｄ自動的
に＋１更新されており０００００００１”となって、い
るので、アドレス発生回路４では、”０００００００１
”　と”０００００００１’との加算をイテって、”０
０００００１０″ｉ出方する。よって、ＲＡＭ８におい
ては、アドレス２がアクセスされることになる。また、
かかるアドレス発生回路４の出力は、アドレスレジスタ
５のＢ領域に格納される。このとき、ページレジスタｌ
の内容ｌ′００００＃は、アドレスレジスタ５のＡ領域
に格納される。よって、アドレスレジスタ５の内容は０
０００００００００１０＃となり、ｆｌＡＭ７のアドレ
ス信号として、、ＲＡＭ’７のアドレス２をアクセスす
る。

その後、順次上記動作を繰返す。そして、アドレス発生
回路４の出力が６１１１１１１１１’となって、ＲＡＭ
８のアドレス２５５乞アクセスした後の次のアクセス時
には、以下の動作を行う。

すなわち、上記処理時には、インデックスレジメｆｉ２
ｕ、”１１１１１１１０’　でａ　っｆｃ　のが、操り
返しループで再び同じ動作をする時には１自動的に＋１
更新されて＠１１１１１１１４’　となっており、その
アドレス発生回路４にて、アドレスデータ入力端ｆａか
ら入力する“０００００００１″と加算される。よって
、アドレス発庄回路番の出力は、００００００００”と
なって、アドレスレジスタ６を介して、ＲＡＭ８のアド
レス０をアクセスする。また、かかる′アドレス発生回
路４の出力は、アドレスレジスタ５のＢ領域に格納され
る。

このとき、ページレジスタｌの出力は＠０００１”とな
っていなければならない、これは、第３図に示すように
、ＲＡＭ８のアドレス０〜２５５をアクセスするには、
８ビツトのアドレスでアクセスできるが、ＲＡＭフのア
ドレス０〜４０９５をアクセスするには、１２ビツトの
アドレスでアクセスする必要があるためである。すなわ
ち、例えばＲＡＭ’７のアドレス２５６をアクセスしよ
うとすると、アドレスレジスタ５の出力は、 ”０００１００００００００”になる必要があるからで
ある。したがって、かかるアドレス方式においては、Ｒ
ＡＭフアドレスが２５５になった毎に、ページレジスタ
１を＋１更新する必要がある。ここで動作説明にもどる
が、ページレジスタ１の出力は、アドレスレジスタ５の
Ａ領域に格納される。

よって、アドレスレジスタ５の内容ハ、＠ｏ　ｏ　ｏ　
１ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　’となり、ＲＡＭ
’７のアドレス２５６をアクセスすることができる。以
下、アドレス発生回路４の出力は＋１ずつ更新されて、
上述の動作を繰返す。

しかしながら、かかる従来のアドレス回路は、以下の欠
点を有するものであった。すなわち、かかるアドレス回
路は、第２図に示すように、ページ内においては、イン
デックスレジスタの値全更新させるだけで、１つづつア
ドレスを進めることができるが、ページが変わる時、例
えば、第２図において、ページ１からページ２に変わる
時には、ページレジスタも更新させる必要がある。すな
わち、同一プログラムルーチンを繰返して、アドレスを
発生する動作が、上記ページの変わる時に途切れてしま
い、ページの切り替り点金知らないと正しいＲＡＭのア
クセスができないという欠点を有していた。また、同一
のプログラムルーチンの繰返しでＲＡＭをアクセスする
場合は、配列領域が１ペ一ジ以内に限られるという欠点
も有していた。

（Ｃ）　　発明の目的本発明は、かかる従来のアドレス回路の欠点を除去する
如く、Ｊ：記ＲＡＭ７（ＲＡＭ８より記憶容量の大きい
もの）の配列領域を任意の位置に、任意大きさでとるこ
とができるようにし、該ＲＡＭ７のアドレス設定を容易
に行うことのできるアドレス回路を提供することを目的
とするものである。

（ｄ）　　発明の構成本発明は、かかる目的を達成するために、第１の記憶回
路のアドレス指定を行うための第１のレジスタ、前記第
１の記憶回路の記憶容量′ｆｒ１つのページとし、該ペ
ージを複数有する第２の記憶回路の該ページのアドレス
を格納する第２のレジスタ、該第１のレジスタの出力と
第２のレジスタの出力を継続したアドレスとして格納し
、該アドレスにより、該第２の記憶回路のアドレス指定
を行う第３のレジスタを有し、該４１の記憶回路並びに
該第２の記憶回路のアドレスを指定するアドレス回路に
おいて、該第１のレジスタの化カド該第２のレジスタの
出力を継続したデータとして入力して、演算を行う演算
手段を設け、該演算手段の演算結果の上位領域を該第２
のレジスタに格納し、下位領域を該第１のレジスタに格
納することを特徴とするものである。

（ｅ）　　発明の実施例以ド、本発明のアドレス回路の一実施例を第３図分用い
て詳細に説明する。

第３図は、本発明のアドレス回路の一構成例を示す図で
ある。図中、第１図と同一番号を付したものについては
、同一回路を示し、９は、演算回路である。

第４図は、データバス３上の信号形式を示す図である。

尚、第３図に示す本発明のアドレス回路の動作を説明す
る上で、従来のものと同様に、ページレジスタ１の格納
するデータを４ビツト、インデックスレジスタに格納す
るデータ全８ビツト、アドレスレジスタ５に格納するデ
ータを１２ピツト、アドレスレジスタ６に格納するデー
タを８ビツト、ＲＡＭ８が領域０〜２５５全有するもの
である場合を例にとるものとする。

今、ページレジスタ１の内容が＠０ｏｏｏ＃、インデッ
クスレジスタ２の内容が”ｏｏｏｏｏｏｏｏ”であった
とする。このとき、アドレス発生回路４では、かかる１
″００００００００＃を出力する。かかるアドレス発生
回路４の出力は、アドレスレジスタ６を介して、ＲＡＭ
８へのアドレス信号として、ＲＡＭ８のアドレス０をア
クセスする。また、アドレス発生回＃！ｒ４の出力は、
アドレスレジスタ５０Ｂ領域に格納される。このとき、
ページレジスタ１の内容は、アドレスレジスタ５のＡ領
Ｊｉ［格納させる。よって、アドレスレジスタ５の内容
は“ｏｏｏｏｏｏｏｏｏｏｏｏ”となり、ＲＡＭ）への
アドレス信号として、ＲＡＭ’７のアドレスｏ２アクセ
スする。

尚、本発明のアドレス回路においては、ページレジスタ
１の内容並びにインデックスレジスタ２の内容をデータ
バス３に送出している。このとき、データバス３上にお
いては、第４図に示すように、ページレジスタｌの出力
とインデックスレジスタ２の出力とが、あたかも１つの
データとして出力された信号形式となる。そして、かか
る第４図に示す信号は、データバス３を介して、演算回
路９に入力される。そして、演算回路９では、データバ
ス３を介して送られてきた１２ビツトの信号に対して、
更新を行う５例えば、上述の場合を例にとって、説明す
ると、ベージレジスタｌの出力が”　ｏ　ｏ　ｏ　ｏ、
”、インデックスレジスタ２の出力が“０００００００
０＃であった場合、データバス３上の１δ号は、“ｏｏ
ｏｏｏｏｏｏｏｏｏｏ”となり、この信号は、演算回路
９に入力される。演算回路９においては、入力する信号
″ｏｏｏｏｏｏｏｏｏｏｏｏ”に、６＋１”して、”０
００００００００００１”として、データバス３に送出
される。かかる演算回路９から送出された信号”０００
０００’０ＯＯＯＯ１’の前段の４ピツ）　”００００
”は、ページレジスタ１に格納され、後段の８ピツ）”
０００００００１’はインデックスレジスタ２　ｉ／（
格納される。以下、上述の動作を順次行い、ＲＡＭマ並
びにＲＡＭＢをアクセスしていく。

次に、第２図におけるページが変わる時、すなわち、ペ
ージ上からページ２に変わるときの動作全説明する。

今、ページレジスタ１の内容が′００００＃、インデッ
クスレジスタ２の内容が″’１１１’１ユ１１１＃であ
ったとすると、アドレス発生回路４では、＠１１１１１
１１１”をアドレスレジスタ５のＢ領域に格納される。

また、ページレジスタｌの内容＠００００′′はアドレ
スレジスタ５のＡ領域に格納される。したがって、アド
レスレジスタ５の内容は“００００１１１１１１１１＃
となり、ＲＡＭ’７のアドレス２５５をアクセスする。

また、この時点において、ページレジスタ１の出力”、
ｏｏｏｏ＃、インデックスレジスタ２の出力”１１１１
１１１１＃は、データバス３上に送出される。よって、
演算回路９には、＠００００１１１１１１１１”の信号が入力し、この信
号に“＋１″する。したがって、演算口ｗ５９からは、
′″０００１００００００００”の信号がデータバス３
に送出されることになる。かかる演算回路９から送出さ
れた信号“０００１００００００００＃の前段の４ビツ
ト′″０００１”はページレジスタ１に格納され、後段
の８ビツト’ｏｏｏｏｏｏｏｏ’はインデックスレジス
タ２に格納される。

したがって、次のアクセス時には、ＲＡＭ８のアドレス
０をアクセスし、また、ＲＡＭ’７のページ２のアドレ
ス２５６をアクセスすることができ心Ｏ尚、上述の一実施例において（ｉ、ＲＡＭ２アクセスす
る場合上例にと９で、説明したが、ＲＡＭに限らず、Ｒ
ＯＭ　（Ｒｅａｄ　０ｎ１ｙ　Ｍｅｍｏｒｙ　）等、記
憶−Ａｊｔｋアクセスするものであれば、本発明のアド
レス回路は、適用できるものである。

（ｆ）　　発明の効果以上、詳細に説明した如く、本発明のアドレス回路にお
いては、アドレスの更新を行つインデックスレジスタ２
と、ＲＡＭ’ｉ’用のページレジスタ１のデータを同時
にデータバス３上に出方して、そのｆ−夕を演算回路９
において、一つのデータとして扱って更新し、再びペー
ジレジスタｌとインデックスレジスタ２に戻すことによ
り、ページの更新もインデックスレジスタ２０更新ト同
一プログラムで行えるようにしたものであることから、
ＲＡＭフ（記・１．ホ回路）の配列領域はページに関係
なく任意に設定できるため、ＲＡＭ’７（記憶回路）の
有効利用を図ることができ、処理プログラムが作成し易
すくなるという効果が得られる。

【図面の簡単な説明】

第１図は従来のアドレス回路の一構成例を示す図、第２
丙はＲＡＭ’ｉ’の構成及び第１図の動作説明図、第３
図は本発明のアドレス回路の一構成例を示す図、第４図
はデータバス３上の信号形式を示す図である。図中、１はページレジスタ、２はインデックスレジスタ
、３はデータバス、４はアドレス発生回路、５．６はア
ドレスレジスタ、７．８はＲＡＭ。９は演算回路である。才　　ｒｒ５７Ｊｒｚ　　　　国

Claims

【特許請求の範囲】

第１の記憶回路のアドレス指定を行うための第１のレジ
スタ、前記第１の記憶回路の記憶容量を１つのページと
し、該ページｆＩ：ａ数Ｍする第２の記憶回路の該ペー
ジのアドレスを格納する第２のレジスタ、該第１のレジ
スタの出力と第２のレジスタの出力を継続したアドレス
として格納し、該アドレスにより、該第２の記憶回路の
アドレス指定を行う第３のレジスタ金有し、該第１の記
憶回路並びに該第２の記憶回路のアドレスを指定するア
ドレス回路において、該第１のレジスタの出力と該第２
のレジスタの出力を継続したデータとして入力して、演
算を行う演算手段を設け、該演算手段の演ｎ結果の上位
領域を該第２のレジスタに格納し、Ｆ位領域を該第１の
レジスタに格納することを特徴とするアト１／ス回路。