JPH03291737A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、パーソナルコンピュータ等のデータ処理装置
におけるメモリ制御装置に関する。

［発明の概要コ 本発明のメモリ制御装置は、大空間メモリの各ブロック
に幻する先頭アドレスデータを小空間メモリに予め記憶
させておき、この小空間メモリのアクセスにより上記ア
ドレスデータを読出し、このアドレスデータを所定周期
で順次更新しながら大空間メモリを連続アクセスするこ
とにより、アドレス用レジスタのビット数を増加するこ
となく、アクセスできるメモリ空間を増大できるように
したものである。

［従来技術］ 従来、パーソナルコンピュータ等のデータ処理装置、例
えば１６ビツト構成のデータ処理装置は、メモリをアク
セスする際、１６ビツトのレジスタ（汎用レジスタ）を
用いてアドレス指定する構成となっており、このためメ
モリに対して６４にバイトのアドレス空間しかアクセス
できない。このメモリに対し、アクセス可能なアドレス
空間を増加したい場合、従来ではレジスタのビット数を
増やすことによって行なっている。例えば上記］６ビッ
トのレジスタを３２ピツＩ・の容量に増加すれば、４Ｇ
バイトのアドレス空間までアクセスすることが可能にな
る。

［発明が解決しようとする課題］ 上記のように従来のデータ処理装置では、アクセスでき
るメモリのアドレス空間を増加したい場合、アドレス用
レジスタのビット数を増やすことにより目的を達成して
いる。

しかし、上記従来のようにレジスタのビット数を増加し
た場合には、ハードウェアの容量かかなり増加するとい
う問題かあった。

このような原因は、レジスタによりメモリのアドレスを
直接指定することにあると考えられる。

してみれば、レジスタで一度特定のメモリ空間をアドレ
ス指定してその保持データを読出し、このデータをアド
レスとして更に他のメモリ空間をアドレス指定するよう
にすれば、レジスタにより直接アドレス指定されるメモ
リ空間より、更に多くのメモリ空間をアクセスできるも
のと考えられる。従来、多重間接アドレスの考え方はあ
るが、この方法を用いてレジスタで指定できるメモリ空
間より大きいメモリ空間をアクセスできるようにしたも
のはない。

本発明の課題は、レジスタのビット数を増加することな
く、アクセスできるメモリのアドレス空間を増加できる
メモリ制御装置を提供することである。

［課題を解決するための手段］ 本発明の手段は次の通りである。

（１）Ｎビットの所定アドレスで小空間メモリをアクセ
スする第１のアクセス手段。

例えばブロック対応アドレステーブル２及びデータ処理
装置１による第ｌＲＡＭ４に対するアクセス機能である
。

（２）上記小空間メモリから読出されたＭビット（Ｍ＞
Ｎ）のデータで大空間メモリをアクセスする第２のアク
セス手段。

例えば第ｌＲＡＭ４から読出されるデータに基づいてア
ドレス変換部３が第２ＲＡＭ５をアクセスする機能であ
る。

（３）上記大空間メモリのアクセス毎に上記小空間メモ
リからのＭビットデータを順次更新する更新手段。

例えばアドレス変換部３に設けられる内部レジスタ１６
、アダー回路１７、加算値生成回路１８、セレクタ１５
及びタイミング発生器］９からなる回路である。

（４）上記更新手段により更新されたＭビットブタによ
り上記大空間メモリのアクセスを繰り返す第３のアクセ
ス手段。

例えばアドレス変換部３内の内部レジスター６、ゲート
回路コ４及びタイミング発生器１９からなる回路である
。

［作用］ 本発明の手段の作用は次の通りである。

第１のアクセス手段は、Ｎビットの所定アドレスで小空
間メモリをアクセスし、この小空間メモリよりＭビット
（Ｍ＞Ｎ）のデータを読出す。上記小空間メモリからＭ
ビットのデータが読出されると、このデータに基づいて
第２のアクセス手段か大空間メモリをアクセスする。こ
の大空間メモリがアクセスされる毎に、更新手段により
上記小空間メモリからのＭビットデータが順次更新され
、この更新データに従って第３のアクセス手段により上
記大空間メモリのアクセスが繰り返される。

従って、第１のアクセス手段により小空間メモリの１つ
のアドレスを指定すると、この小空間メモリから読出さ
れたデータか順次更新されて大空間メモリのアドレスが
連続的にアクセスされるようになり、レジスタのビット
数を増加することなく、アクセスできるメモリのアドレ
ス空間が増大される。

［実施例］ 以下、一実施例を第１図ないし第３図を参照しなから説
明する。

第１図は、１６ビツトのレジスタを用いて４Ｇバイトの
メモリ空間をアクセスする場合の構成例を示すブロック
図である。同図において１は例えば］６ビツトのデータ
処理装置で、ブロック対応アドレステーブル２が接続さ
れる。上記データ処理装置１は、１６ビツトの汎用レジ
スタＩＡを備え、この汎用レジスタ１．　Ａにセットし
たアドレスデータをアドレス出力端子Ａからアドレス変
換部３を介して第１．ＲＡＭ４へ出力する。また、上記
データ処理装置１には、第２ＲＡＭ５が接続される。

この第２ＲＡＭ５は、データ構成が１６ビツト、アドレ
ス構成か３２ビツトで、４Ｇバイトの記憶容量を有して
おり、データラインＤＬを介してブタ処理装置１に接続
される。また、この第２ＲＡＭ５には、データ処理装置
１から読出し／書込み指令Ｒ／Ｗが与えられる。更に、
上記第２ＲＡＭ５は、メモリ空間が第２図に示すように
複数のブロックＡ、Ｂ、　・・・に分割されており、こ
れらの各ブロックＡ、Ｂ、　・・・の対応するアドレス
が上記ブロック対応アドレステーブル２に記憶設定され
る。上記第２ＲＡＭ５の各ブロックＡ、Ｂ。

・・・には、それぞれ例えば顧客別の売り上げデータ等
の一連のファイルデータが記憶されている。上記ブロッ
ク対応アドレステーブル２に設定された１６ビツトのア
ドレスデータがデータ処理装置］−により読出され、ア
ドレス変換部３へ送られる。

このアドレス変換部３は、ゲート回路１．１，１．２゜
１３．１．４、セレクタ１５．３２ビツトの内部レジス
タ１６、アダー回路１７、加算値生成回路］８、タイミ
ング発生器１９により構成される。

このタイミング発生器］９は、データ処理装置１からの
動作指令によりゲート信号ａ、ｂ、ｃ、ｄ及び読出し／
書込み信号Ｒ／Ｗを発生する。上記ゲート信号ａはゲー
ト回路１１に、ゲート信号すはゲート回路１２に、ゲー
ト信号Ｃは内部レジスタ１６に、ゲート信号ｄはゲート
回路１３．１４に人力される。また、タイミング発生器
１９から出力される読出し／書込み信号Ｒ／Ｗは、第ｌ
ＲＡＭ４に読出し／書込み指令として送られると共に、
セレクタ１５にセレクト信号として人力される。この場
合、セレクタ１５は、タイミング発生器１９から読出し
信号Ｒが出ツノされた時にＰ個入力端子を選択し、書込
み信号Ｗが出力された時にＱ個入力端子を選択する。

上記アドレス変換部３は、データ処理装置１から送られ
てくる１６ビツトのアドレスデータ、あるいは３２ビツ
トデータ処理装置（図示せず）から送られてくる１６ビ
ツトのアドレスデータをゲート回路１１を介して第１．
ＲＡＭ４のアドレス端子ＡＤに出力する。この第ｌＲＡ
Ｍ４のデータ人出力端子ＤＡは、上記３２ビツトデータ
処理装置及びアドレス変換部３に接続される。

上記第ｌＲＡＭ４は、データ構成が３２ビツト、アドレ
ス構成が１６ビツトで、６４にバイトの記憶容量を有し
ているが、二重間接アドレス用の記憶エリアとして第１
及び第２の二つのエリアを一部に持つたけであり、他の
エリアには３２ビツトデータ処理装置で処理される通常
のデータが記憶されている。上記二重間接アドレス用の
第１及び第２の二つのエリアには、初期状態では上記第
２ＲＡＭ５の各ブロックＡ、Ｂ、・・・に対する先頭ア
ドレスが書込まれている。上記第１．ＲＡＭ４の第１毛
リアは第２　Ｒ，Ａ　Ｍ　５をアクセスするために、ま
た、第２エリ′アは第１エリアを初期化するために設け
られている。

そして、上記第ｌＲＡＭ４のデータ端子ＤＡからアドレ
ス変換部３に人力される３２ビツトのデータは、ゲート
回路１２を介してセレクタ１５の入力端子Ｐに人力され
る。このセレクタ］５の出力データは、内部レジスタ１
６に保持された後、アダー回路１７の一方の入力端に入
力される。このアダー回路］７の他方の入力端子には、
加算値生成回路１８により生成された加算値例えば「］
」が入力される。アダー回路１７は、両人力データを加
算し、その加算結果をセレクタコ５の入力端子Ｑに人力
する。このセレクタ１５は、タイミング発生器１９から
のセレクト信号に応じてＰ側あるいはＱ側の人力データ
を選択し、内部レジスタ１６に出力する。すなわち、第
ｌＲＡＭ４からゲート回路１２及びセレクタ１５を介し
て内部レジスタ１６にセットされたデータは、アダー回
路１７により加算値生成回路１８の出力データと加算さ
れて順次インクリメントされるようになっている。この
内部レジスタ１６の保持データは、」二　０ 記アダー回路１７へ送られる他、ゲート回路１３を介し
て第ｌＲＡＭ４のデータ端子ＤＡに人力されると共に、
ゲート回路］４を介して第２ＲＡＭ５のアドレス端子Ａ
Ｄに人力される。」二記ゲート回路］４を介して出力さ
れる３２ビツトのデータにより第２ＲＡＭ５のアドレス
が指定される。

以下、上記のような構成の実施例のメモリ制御装置の動
作を、第３図のタイミングチャートを参照して説明する
。

データ処理装置１が第２ＲＡＭＳ内のブロックＡ、Ｂ、
　・・・をアクセスする場合、ブロック対応アドレステ
ーブル２からアクセスするブロックに対応する１６ビツ
トのアドレスデータ（Ａ）を読出して汎用レジスタＩＡ
にセットシ、アドレス端子Ａよりアドレス変換部３に出
力すると共に、アドレス変換部３内のタイミング発生器
１９に動作指令を与える。これによりタイミング発生器
１９が動作し、第３図のタイミングチャートに示すよう
にゲート信号ａ、ｂ、ｃ、ｄを順次一定の間隔て発生す
ると共に、ゲート信号ａ、ｂ、ｃ、ｄを１ 出力している間、読出し／書込み信号Ｒ／Ｗをローレベ
ルに立ち下げる。この読出し／書込み信号Ｒ／Ｗをロー
レベルとすることにより、第ｌＲＡＭ４が読出しモード
となる。

タイミング発生器１つからゲート信号ａが出力されると
、ゲート回路１１のゲートが開かれ、ブタ処理装置１か
らのブロック対応アドレスブタ（Ａ）が第１　ＲＡＭ４
へ送られ、第１エリアにおけるアドレスが指定される。

この結果、第ｌＲＡＭ４の第１エリアから指定アドレス
（Ａ）の３２ビツトの記憶データ、つまり、第２ＲＡＭ
５に対する指定ブロックの先頭アドレスデータ（Ｂ）が
読出され、アドレス変換部３に人力される。このときタ
イミング発生器１９からゲート信号すが出力されてゲー
ト回路１２のゲートが開き、」二記第ｌＲＡＭ４から読
出されたアドレスデータがゲート回路１２を介してセレ
クタ１５のＰ側端子に入力される。このセレクタ１５は
、タイミング発生器１９から読出し指令Ｒ（ローレベル
）が出力されているときはＰ側端子を選択しているので
、２ ケート回路１２より送られてくるアドレスデータを選択
して内部レジスタ１６に出力する。この内部レジスタ１
６は、タイミング発生器１９から出力されるゲート信号
Ｃに同期して上記セレクタ１５からのアドレスデータを
セットする。この内部レジスタ１６にセットされたアド
レスデータ（Ｂ）は、タイミング発生器１９からゲート
信号ｄが出力された際にゲート回路］４を介して第２Ｒ
ＡＭ５へ送られる。この第２ＲＡＭ５は、ブタ処理装置
］からの読出し／書込み指令Ｒ／Ｗにより動作モードが
指定され、上記第ｌＲＡＭ４からアドレス変換部３を介
して送られてくるアドレスデータによりブロックの先頭
アドレスが指定され、「データＯ」に対する読出しある
いは書込み処理が行なわれる。

上記のようにしてタイミング発生器１９は、ブタ処理装
置１から動作指令が与えられると、ゲト信号ａ、ｂ、ｃ
、ｄ及び読出し指令Ｒを出力するが、ゲート信号ａ、ｂ
、ｃ、ｄの出力が一巡すると、その後は第３図に示すよ
うに読出し／３ 書込み指令Ｒ／Ｗをハイレベルに立上げて第ｌＲＡＭ４
を書込みモードに切換えると共に、ゲート信号ｃ、ｄを
交互に出力する。また、上記タイミング発生器１９から
書込み指令Ｗが出力されている状態では、セレクタ］５
が入力端子Ｑを選択するように切換わる。従って、内部
レジスタ１６に保持されているアドレスデータ（Ｂ）は
、アダー回路１７に人力されて加算値生成回路１８から
の加算値「１」と加算され、タイミング発生器１９から
ゲートＣが出力された際にセレクタ１５を介して内部レ
ジスタ］６にセットされる。この内部レジスタ］６にセ
ットされたアドレスデータ（Ｂ＋１）は、タイミング発
生器１９からゲート信号ｄが出力された際にゲート回路
１４を介して第２ＲＡＭ５へ送られる。これにより第２
ＲＡＭ５は、指定ブロック内の次アドレスが指定され、
「データ１」に対するデータ処理を実行する。また、こ
の際、上記内部レジスタ１６に保持されているアドレス
データ（Ｂ＋１）がゲート回路］３を介して第１　ＲＡ
Ｍ４へ送られ、上記データ処理］４ 装置１により指定されているアドレスの内容が書換えら
れる。以下、同様にして内部レジスタ１６の保持データ
か順次更新され、この更新データに従って第２ＲＡＭ５
がアドレス指定されると共に、内部レジスタ１６に保持
データにより第１　ＲＡＭ４の内容が順次書換えられる
。

データ処理装置１に対する割込みが発生しなければ、第
２ＲＡＭＳ内の１ブロツクに対する処理が終了するまで
続けられるが、処理途中で例えば「データ８２」の処理
途中で割込みが発生したとすると、データ処理装置１は
上記メモリアクセスを中断して割込みに対する処理を実
行する。このとき第１　ＲＡＭ４のブロック対応アドレ
ス（Ａ）には、更新アドレス（Ｂ＋８２）が書込まれて
いる。

そして、データ処理装置１は、上記割込みに対する処理
を終了すると、再び上記処理途中で中断していた処理を
再開する。すなわち、データ処理装置ｌは、最初の処理
開始時と同じブロック対応アドレス（Ａ）をアドレス変
換部３に出力すると５ 共にアドレス変換部３内のタイミング発生器１９に動作
指令を与える。この結果、タイミング発生器１つは、第
３図に示すようにゲート信号ａ、ｂ。

ｃ、ｄを順次出力すると共に、読出し指令Ｒを出力する
。これにより上記したように第ｌＲＡＭ４から指定アド
レス（Ａ）に対する記憶内容か読出されるか、この時点
では処理途中、つまり、「データ８２」に対するアドレ
スデータ（Ｂ＋８２）か読出され、内部レジスタ１６に
セットされる。

従って、「データ８２」から処理動作が再開される。そ
して、データ処理装置１は、第２ＲＡＭ５の指定ブロッ
クに対するデータ読出しあるいは書込み処理を終了する
と、第１．ＲＡＭ４内の第２エリアから上記処理ブロッ
クに対応する先頭アドレスを読出し、指定アドレス（Ａ
）の記憶内容を書換えて初期状態に戻す。

以上で第２ＲＡＭ５に対する１ブロツクのデータ処理を
終了する。また、他のブロックに対する処理も同様にし
て行なわれる。

上記のように２バイトアドレスで小空間メモリ６ から４バイトアドレスデータを読出し、この４バイトア
ドレスデータを所定周期で更新しながら、この４バイト
アドレスデータで、大空間メモリを連続アクセスするこ
とにより、レジスタのビット数を増加することなく、ア
クセスできるメモリのアドレス空間を増加することが可
能になる。

また、順次更新している４バイトのアドレスブタを小空
間メモリに記憶させることにより、メモリアクセスを中
断し、上記小空間メモリの他のアドレスを指定する処理
を行なっても、その後、」二記メモリアクセス動作をそ
の処理途中から簡単に再開することができる。

なお、上記実施例では、第ｌＲＡＭ４のアドレスを１６
ビツト、第２ＲＡＭ５のアドレスを３２ビツトとして説
明したが、本発明はこれに限定されるものでなく、その
他のビット数に設定した場合においても、上記実施例と
同様にして実施し得るものである。

また、上記実施例では、加算値生成回路１８により発生
する加算値を「１」として説明したが、７ 第ｌＲＡＭ４の隣接するアドレス内容を組合わせて第２
ＲＡＭ５をアドレス指定する場合には、アドレスの組合
わせに応じて加算値生成回路１８の生成値を設定する。

［発明の効果］ 以上詳記したように本発明によれば、レジスタのビット
数を増加することなく、アクセスできるメモリのアドレ
ス空間を増加することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ制御装置の回路
構成を示すブロック図、第２図は同実施例におけるメモ
リアクセスの基本動作を示す図、第３図は同実施例の動
作を説明するためのタイミングチャートである。 １・・・データ処理装置、２・・・ブロック対応アドレ
ステーブル、３・・・アドレス変換部、４・・・第ｌＲ
ＡＭ４５・・・第２ＲＡＭ、１１〜１４・・・ゲート回
路、１５・・・セレクタ、１６・・・内部レジスタ、１
７・・アダー回路、１８・・加算値生成８ 回路、 １９・・・タイミ ング発生器。 ］ ３２ビットＲＡＭ １６ビ；、）−ＲＡＭ 第 図

Claims (1)

1. 【特許請求の範囲】 Ｎビットの所定アドレスで小空間メモリをアクセスする
   第１のアクセス手段と、 上記小空間メモリから読出されたＭビット （Ｍ＞Ｎ）のデータで大空間メモリをアクセスする第２
   のアクセス手段と、 上記大空間メモリのアクセス毎に上記小空間メモリから
   のＭビットデータを順次更新する更新手段と、 上記更新手段により更新されたＭビットデータにより上
   記大空間メモリのアクセスを繰り返す第３のアクセス手
   段と を具備したことを特徴とするメモリ制御装置。