JPH04127367A - リストベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はリストベクトル処理装置に関し、特にリストベ
クトルをベクトルレジスタ上で扱う技術に関するもので
ある。

従来技術 従来、この種のリストベクトル処理装置において、主記
憶装置上に有るリストデータを処理する場合、先ず主記
憶装置上のアドレスを含むアドレスポインタをベクトル
レジスタ上に作り、このアドレスの指す主記憶装置上の
データをベクトルギヤザー命令でベクトルレジスタに読
込んだ後で、ベクトル演算処理を行ない、その結果をベ
クトルギヤザー命令で主記憶装置に書戻すという処理を
行っている。

アドレスポインタを含むベクトルレジスタＶＯ（１）；
　　（Ｉは要素番号）と表現し、主記憶装置上のデータ
を読込むベクトルレジスタをＶｌ　　（Ｊ）；　（Ｊは
要素番号）と表現し、主記憶装置上のデータをＭＭ　（
Ａ）；　　（Ａはアドレス）と表現すると、前述の動作
は、 Ｖｌ　　（１）−ＭＭ　　（ＶＤ（＋＞）（Ｉは０〜ベ
クトル要素数−１） Ｖｌ　　（１）に対して演算処理 （Ｉは０〜ベクトル要素数−１） ＭＭ　（ＶＯ（１））　−ｖｌ（１） （ＩはＯ〜ベクトル要素数−１） となる。この処理では、ＶＯ（１）の指すアドレスがユ
ニークであるという前提条件が必要である。

例えば、ＦＯＲＴＲＡＮで Ｎ　（Ａ　（１）　）　−Ｎ　（Ａ　（Ｉ）　＋Ｂ　（
１）という処理を行う場合に、Ａ　（ｊ）　−Ａ　（ｋ
）（ｊ＜ｋ）なるデータが存在すると、要素ｊの処理結
果を要素にの処理に反映させなければならないが、Ｎ　
（Ｊ）がベクトルレジスタ上の異なる要素に読出される
と、上記のような結果は得られず、この場合はスカシで
処理しなければならないという欠点がある。

発明の目的 本発明の目的は、リストベクトルのアドレスポインタか
主記憶装置上の重複したアドレスを指しているときにも
、スカシ処理の必要性をなくしてベクトル処理のスピー
ドアップ化を図るようにしたリストベクトル処理装置を
提供することである。

発明の構成 本発明によれば、主記憶装置と、複数個のベクトルレジ
スタと、前記主記憶装置の内容を前記ベクトルレジスタ
にロード制御する手段と、前記ベクトルレジスタの内容
を前記主記憶装置にストア制御する手段と、前記ベクト
ルレジスタの内容をアドレスとして前記主記憶装置をア
クセス制御する手段と、前記ベクトルレジスタの各の要
素に対応した複数ビットを有し対応要素の有効／無効情
報を格納するベクトルマスクレジスタとを含むリストベ
クトル処理装置であって、前記複数個のベクトルレジス
タの−っである第１のベクトルレジスタの各要素は、前
記主記憶装置上のアドレス及び前記複数個のベクトルレ
ジスタの任意の一要素を指定するためのレジスタアドレ
スの他前記主記憶装置上のアドレスが要素間で重複して
いることを示す重複情報を格納しており、また第２のベ
クトルレジスタの各要素は前記主記憶装置上のアドレス
を格納しており、前記第１及び第２のベクトルレジスタ
の各対応要素のうち主記憶上のアドレスを順次読出しつ
つ比較し、この比較結果が不一致を示すか前記重複情報
が重複を示すとき前記ベクトルマスクレジスタの対応ビ
ットを有効とするようにしたことを特徴とするリストベ
クトル処理装置が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

１０は主記憶装置、１１〜１５はベクトルレジスタ、１
６〜１７はベクトル演算回路、１８〜１９はアドレスレ
ジスタ、２０〜３１は選択回路である。

先ず最初に、ベクトルレジスタに格納されている主記憶
装置上のアドレスの指すデータを読出す手順について説
明するが、その前にアドレスポインタ及びデータの形式
について述べる。

第２図はベクトルレジスタ及び主記憶装置上のアドレス
ポインタ及びデータの形式を示す。第２図（ａ）に示し
た形式のアドレスポインタは、主記憶装置上の論理アド
レス（１，＾）、ベクトルレジスタの任意の１要素を指
定するレジスタアドレス（ＲＡ）及びアドレスの属性を
示す情報を含む。アドレスの属性はＲ＾有効ビットとベ
クトルレジスタ上のアドレス重複ビットとを含むが、主
記憶装置上からデータを読出す前にはレジスタアドレス
とアドレス属性はいずれも無効である。

主記憶装置上のデータは第２図（ｂ）のようにデータの
他にメモリ不在ビットを持っている。メモリ不在ビット
は主記憶装置からベクトルレジスタ上にデータを読出し
たあとにセットされ、主記憶装置上の同一アドレスのデ
ータを２力所以上のベクトルレジスタに読出したことを
判断できるようになっている。

第１図に戻って、ベクトルレジスタ１１にセットされた
アドレスポインタに従って主記憶装置１０上のデータを
ベクトルレジスタ１５に読出す場合について説明する。

ベクトルレジスタ１１〜１４は夫々複数の要素からなり
、図示しない回路によって指定された要素をデータ線５
０〜５３を通して読出す。ベクトルレジスタ１１は要素
番号“０”から順番にデータを読出し、データ線５０を
通して選択回路２６にデータを供給する。

選択回路２６はデータ線５０，６６、アドレス線７１を
入力とし、図示しない制御回路によってこれ等入力のう
ちいずれかをデータ線５４に出力するが、この時はデー
タ線５０の入力をデータ線５４を通じてベクトル演算回
路１６に出ツノするように制御される。

ベクトル演算回路１６はデータ線５４とデータ線５５を
入力として演算を行ない、結果をデータ線５８に出力す
るか、この時はデータ線５４の人力をデータ線５８にそ
のまま出力し、データ線５５の入力は無視する。

選択回路３０はデータ線５８〜６０を入力とし、図示し
ない制御回路によって、いずれかの入力をデータ線６１
に出力するが、この時はデータ線５８の入力をデータ線
６１を通して出力するように制御される。

主記憶装置１０はアドレスレジスタ１８からアドレス線
６２を通して入力されるアドレスに対して読出しまたは
書込みを行なう。選択回路３０の出力はデータ線６１を
通じてアドレスレジスタ１８にセットされる。このデー
タが主記憶装置１０のアドレスとなって、図示しない回
路によって主記憶装置１０からデータを読出し、その後
主記憶装置１０の同しアドレスに対してデータを書込む
。

この時の書込みデータはデータ線６３から選択回路３１
に入力される。

選択回路３１はデータ線６１とデータ線６３を入力とし
、そのどちらか一方をデータ線６４から主記憶装置１０
に対して出力するが、この時はデータ線６３の入力をデ
ータ線６４を通して出力するように制御される。

データ線６３から入力されるデータとは、メモリ不在ビ
ットに１をセットした任意のデータで、通常はメモリ不
在ピッ１−以外はオール“０°が入力される。主記憶装
置１０から読出されたデータはデータ線６５を通して選
択回路２５に出力される。

選択回路２５はデータ線６５及びデータ線５８〜５９を
入力し、これ等入力のいずれか１つをデータ線７２から
出力するが、この時はデータ線６５の入力を選択し、デ
ータ線７２がらベクトルレジスタ１５に対して出力する
よう制御される。

ベクトルレジスタ１５はアドレスレジスタ１９からアド
レス線７］を通して人力されるアトｌメスに対して読出
しまたは書込みを行う。アドレスレジスタ１９の初期値
はソフトウェアによって指定され、アドレス線７４から
選択回路２４に入力される。

選択回路２４はデータ線５８〜６ｏ及びアドレス線７３
〜７４を入力し、これ等入力のいずれか１つをアドレス
線７０から出力するか、この時はアドレス線７４の入力
を選択し、アドレス線７０からアドレスレジスタ］９に
対して出力するよう制御される。アドレスレジスタ１９
はアドレス線７０から人力したアドレスを一旦格納し、
アドレス線７１から出力する。

＋１加算回路３２はアドレス線７１がら入力したアドレ
スに“１′を加算してアドレス線７３に出力する。

次に、選択回路２４はアドレスレジスタ１つが連続する
アドレスを次々とベクトルレジスタ１５に指示できるよ
う、アドレス線７３の入力を選択するように制御される
。この時、アドレス線７゜からは、アドレスレジスタ１
９の持つ値に“１′を加算した値が出力されるため、ア
ドレスレジスタ１９は初期値に対して次々に“１”を加
算した値をとる。

ベクトルレジスタ１５ては、最初にソフトウェアで考え
られた初期値で示されるアドレスがらの連続領域に、デ
ータ線７２から入力されるデータを図示しない制御回路
の制御により書込んでいく。

以上の動作により、ベクトルレジスタ１１にセットされ
たアドレスポインタに従って主記憶装置１０上のデータ
をベクトルレジスタ１５に読出スことができる。もしも
、ベクトルレジスタ１１に同一のアドレスを持つ要素が
２つ以上存在する場合、後から読出したデータにはメモ
リ不在ビットがセットされており、以前に同一のアドレ
スに対して読出しを行なったことが容易に判断てきる。

次に、アドレスポインタを格納するベクトルレジスタ１
１に主記憶装置１０から読出したデータのあるレジスタ
アドレスをセットする手順について説明する。主記憶装
置１０からの読出しデータは、連続するレジスタアドレ
スに格納されているものとする。

レジスタアドレスの初期値はソフトウェアによって与え
られ、アドレス線７４を通して選択回路２４に入力され
る。選択回路２４は、アドレス線７４の人力を選択し、
アドレス線７０からアドレスレジスタ１９に対して出力
するよう制御される。

アドレスレジスタ１９はアドレス線７０から入力したア
ドレスを一旦格納してアドレス線７］から出力する。

一方、ベクトルレジスタ１１は要素番号“０゜から順番
にデータを読出し、データ線５０を通じて選択回路２６
にデータを供給する。選択回路２６はデータ線５００Å
力をデータ線５４を通してベクトル演算回路１６に出力
するように制御される。

選択回路２７はデータ線５１，６７、アドレス線７１を
入力とし、図示しない制御回路によってこれ等入力のい
ずれかの入力をデータ線５５に出力するか、この時はア
ドレス線７１の入力をブタ線５５を通してベクトル演算
回路１６に出力するように制御される。

ベクトル演算回路１６はデータ線５４がら入力されるア
ドレスポインタ中のレジスタアドレス領域をデータ線５
５から入力されるレジスタアドレスに差換える動作を行
なう。また、この時同時に、アドレスポインタ中のＲＡ
有効ビットをセットし、アドレス重複ビットをリセット
する。

ベクトル演算回路１６から出力されたデータはデータ線
５８を通して選択回路２０に入力される。

選択回路２０はデータ線５８〜６０．６５を入力とし、
これ等入力のいずれか１つのデータを選択してデータ線
６６から出力するが、この時はデータ線５８の入力を選
択してデータ線６６に出力するように制御される。

ベクトルレジスタ１１は先程説明した要素番号“０２か
らのデータの読出しと並行して、選択回路２０からデー
タ線６６を通して入力されるデータを図示しない制御回
路により要素番号“０”から順番に書込んでいく。

以上が最初の１要素の処理であるが、２要素目以降は選
択回路２４の動作が多少異なる以外は最初の１要素と同
しである。

すなわち、選択回路２４はアドレスレジスタ１９が連続
するアドレスを指示するようにアドレス線７３の入力を
選択するように制御される。アドレス線７３には、＋１
加算回路３２によりアドレスレジスタ１９の値＋１が出
力されているため、アドレスレジスタ１９は初期値に対
して次々に“１″を加算した値をとる。よって、ベクト
ル演算回路１６には、選択回路２６．２７を通してベク
トルレジスタ１１の次の要素とアドレスレジスタ１９の
次の値が供給される。

以上の動作により、ベクトルレジスタ１１の各要素中の
レジスタアドレス領域に、連続したレジスタアドレスを
セットすることができる。

しかしながら、ここでセットしたレジスタアドレスは主
記憶装置上のアドレスの重複を考慮していないため、必
ずしも正しいレジスタアドレスではない。以前に説明し
たように、主記憶装置上で同一のアドレスをもつデータ
にはメモリ不在ビットに“１”が立っているため、これ
を手がかりにして重複のあるアドレスをサーチする。

先ず最初に、メモリ不在ビットに“１”が立っているデ
ータについてマスクデータを作成する。

すなわち、メモリ不在ビットが“１”てあればマスクデ
ータも“１″とする。この動作については、既に公知の
技術のため、ここではこれ以上説明を加えない。

次に、この動作によって作成されたマスクデータ中の“
１”の立っている要素数をカウントする。

もしも“１”の立っている要素数が“０”であれば、主
記憶装置上のアドレス重複は無いため、処理はこれて終
了する。以上の動作についても、既に公知の技術である
ため、これ以上の説明は加えない。

次に、生成されたマスクデータを使って、アドレスポイ
ンタを格納しであるベクトルレジスタ１１にベクトルコ
ンプレス処理を加える。すなわち、マスクデータに“１
”の立っている要素番号に対応するベクトルレジスタ１
１の要素を別のベクトルレジスタ、例えばベクトルレジ
スタ１２の（）番目の要素から詰めて格納する。この動
作についても、既に公知の技術であるため、これ以上の
説明は加えない。

この後、ベクトルレジスタ］２の内容をスカシレジスタ
に読出して、重複しているアドレスの内容を調べる。こ
こで３つ以上のアドレスか重複している場合には、スカ
ラレンスタに同一のアドレスが２つ以上読込まれる場合
もあるか、一般に、リストベクトル処理でアドレスが重
複するようなケースは稀であるため、スカシでの処理は
全体の処理時間と比較して無視し得る程小さい。

次に、主記憶装置上のアドレスが重複している要素につ
いて、正しいレジスタアドレスをセットし直す手順につ
いて説明する。今までの説明により、主記憶装置上の重
複しているアドレスをスカシレジスタ上に得た。従って
、この重複しているアドレスを持つ要素をサーチして、
そのレジスタアドレスを書換える処理を行なう。

まず最初にアドレスポインタを格納しであるベクトルレ
ジスタ１１の各要素を図示しない制御回路の制御により
、要素番号の０番目から順番にデータ線５０を通じて選
択回路２６に出力する。選択回路２６はデータ線５０の
入力をデータ線５４を通してベクトル演算回路］６に出
力するよう制御される。

一方、比較対象となるアドレスは、アドレス線７４を通
して選択回路２４に入力される。選択回路２４は、アド
レス線７４を選択し、アドレス線７０を通してアドレス
レジスタ］９に出力する。

アドレスレジスタ］９はアドレス線７０を通して人力し
たアドレスを一旦格納し、アドレス線７１を通して選択
回路２７に出力する。選択回路２７はアドレス線７１を
選択し、データ線５５を通してベクトル演算回路１６に
出力する。

第３図は第１図のベクトル演算回路１６のうち説明に必
要な部分のみを抜出した回路図である。

１０１〜１０５はレジスタ、１０Ｂはアドレス比較器、
１０７．１０９は選択回路、１０８はアントゲートであ
る。

データ線５４から人力されたアドレスポインタはレジス
タ１０１に、またデータ線５５から人力された比較アド
レスはレジスタ＋０２に夫々−旦格納される。次に、レ
ジスタ１０１及び１０２の中の主記憶装置上のアドレス
を格納した部分か、夫々ブタ線１２２．１２３を通して
比較器１０６に入力される。

比較器１０６では、データ線１２２．１２３を通して人
力されたデータを比較し、一致していれば制御線１２４
に“１”を出ツノする。レジスタ１０５は二の処理か始
まった時には値“０”を保持しているか、比較器１０６
が制御線１２４に“１′を出力するとこのデータ“１′
を入力し、処理か終了するまで値“１”を保持する。

次に、レジスタ１０１の中のレジスタアドレスを格納し
た部分かデータ線１２１を通してレジスタＩ０４に入力
される。レジスタ１０４はレジスタ１０５の値が“０′
の時はデータ線１２１から人力されるデータを常時書込
んでいるが、レジスタ１０５の値が“１”となり、制御
線１２５に“１゛が出力されると、現在の値を保持する
よう制御される。

すなわち、レジスタ１０４に保持されるのは、主記憶装
置上のアドレスが最初に一致した時のレジスタアドレス
である。このアドレス一致が起こる時までは、レジスタ
１０１の内容はデータ線１２０〜１２２を通してレジス
タ１０３にセットされる（選択回路１０７，１０９はデ
ータ線１２１，１２０を選択する）が、主記憶装置上の
アドレスが２度目に一致した時には動作が異なる。

レジスタ１０５に値“１′がセットされた状態、すなわ
ち以前に１度以上アドレスの一致が検出された後で再び
比較器１０６が制御線１２４に値“１゜を出力すると、
アンドゲート１０８の入力である制御線１２４〜１２５
かともに値″１”となり、制御線１２８に値“１°を出
力する。

選択回路１０７，１０９は、制御線１２８の値が“０”
の時には、データ線１２１，１２０のデータを選択し、
データ線１２７，１３０に出力するが、制御線１２８の
値が１”の時には、データ線１２６　、１２９のデータ
を選択してデータ線１２７．１３０に出力する。データ
線１２９には、ＲＡ有効、アドレス重複有の各ビットに
“１１がセットされている。すなわち、二度目以降のア
ドレス一致を検出すると、レジスタアドレスを一度目の
アドレス−数種出時のレジスタアドレスに差換え、アド
レス重複有ビットのセットという動作をする。

レジスタ１０３にセットされたアドレスポインタはデー
タ線５８を通して第１図の選択回路２０に入力される。

選択回路２０は、データ線５８を選択し、データ線６６
を通してベクトルレジスタ１１に出力する。ベクトルレ
ジスタ１１ては、ブタ線６６を通して入力したデータを
図示しない制御回路の制御により要素番号“０′から順
番に書込んでいく。

以上の動作をベクトルレジスタ１１の全要素について行
なうことにより、重複しているアドレス１つ分のレジス
タアドレス書換えが完了する。従って、重複しているア
ドレスが複数個ある場合は、その個数分だけ上記の動作
を繰返す必要がある。

次に、リストベクトルを使ってデータを読出す手順につ
いて説明する。ベクトルレジスタ１１には、前に説明し
たアドレスポインタが格納されているものとする。アド
レスポインタの指すデータがベクトルレジスタ上にある
場合は、ベクトルレジスタからデータを読出し、ベクト
ルレジスタ上に無い場合は、主記憶装置１０からデータ
を読出し、ベクトル演算回路１７に読出したデータを供
給する。

先ず最初に、ベクトルレジスタ１１の要素番号“０°か
ら順番にデータを読出し、データ線５０を通して選択回
路２６にデータを供給する。選択回路２６はデータ線５
０の入力を選択し、データ線５４を通してベクトル演算
回路１６に出力するよう制御される。

ベクトル演算回路１６はデータ線５４とデータ線５５を
入力として演算を行ない、結果をデータ線５８に出力す
る。この時、データ線５４から入力したデータのＲＡ有
効ビットが“１”てあれば、データ線５８にレジスタア
ドレスを出力するとともに、図示しない制御回路によっ
てベクトルレジスタの読出しを指示する。データ線５５
の入力は無視する。

データ線５８に出力されたレジスタアドレスは選択回路
２４及びアドレス線７０を通してアドレスレジスタ１９
に出力される。アドレスレジスタ１９はアドレス線７０
からデータを入力し、−旦格納した後、アドレス線７１
にレジスタの内容を出力する。

ベクトルレジスタ１５はアドレス線７１がらアドレスを
入力するとともに、図示しない制御回路によって読出し
モードに設定され、指定されたアドレスの内容をデータ
線６０を通して出力する。

選択回路２２はデータ線５８〜６０．６５を入力し、こ
れ等入力のいずれか１つを選択してデータ線６８に出力
するが、この時はデータ線６０の入力を選択し、データ
線６８を通して選択回路２８に出力する。

選択回路２８はデータ線５２．６８、アドレス線７１を
入力し、これ等入力のいずれか１つを選択してデータ線
５６に出力するが、この時はデータ線６８の入力を選択
し、データ線５６を通してベクトル演算回路１７に出力
する。

次に、データ線５４からベクトル演算回路１６に入力し
たアドレスポインタのＲＡ有効ビットが“０”の時は、
データ線５８に主記憶装置上のアドレスを出力するとと
もに、図示しない制御回路によって主記憶装置の読出し
を指示する。データ線５８に出力されたアドレスは選択
回路３０及びデータ線６１を通してアドレスレジスタ１
８に出力される。アドレスレジスタ１８はデータ線６１
から入力したデータを一旦格納し、アドレス線６２を通
して主記憶装置１０に出力する。

主記憶装置１０はアドレス線６２を通してアドレスを入
力するとともに、図示しない制御回路によって読出しモ
ードに設定され、指定されたアドレスの内容をデータ線
６５に出力する。選択回路２２はデータ線６５の入力を
選択し、データ線６８を通して選択回路２８に出力する
。

選択回路２８はデータ線６８の入力を選択し、データ線
５６を通してベクトル演算回路］７に出力する。

次に、演算結果をリストベクトルを使って格納する手順
について説明する。ベクトルレジスタ１１に格納された
アドレスポインタに従ってｌ＼クトル演算回路１７の出
力を格納するものとする。

ベクトルレジスタ１］の要素番号“０”から順番にデー
タを読出し、データ線５０を通して選択回路２６にデー
タを供給する。選択回路２６はデータ線５０の入力を選
択し、データ線５４を通してベクトル演算回路１６に出
力するよう制御される。

ベクトル演算回路１６はデータ線５４とデータ線５５を
入力として演算を行ない、結果をデータ線５８に出力す
る。この時、データ線５４から入力したデータのＲＡ有
効ビットが“１′であれば、データ線５８にレジスタア
ドレスを出力するとともに、図示しない制御回路によっ
てベクトルレジスタの書込みを指示する。データ線５５
の入力は無視する。

データ線５８に出力されたレジスタアドレスは選択回路
２４に入力される。選択回路２４はデータ線５８の入力
を選択し、アドレス線７０を通してアドレスレジスタ１
９に出力する。アドレスレジスタ１９はアドレス線７０
からデータを入力し、−旦格納した後、アドレス線７１
にレジスタの内容を出力する。ベクトル演算回路１７に
よって演算された結果はデータ線５９から出力される。

選択回路２５はデータ線５９を選択し、データ線７２を
通してベクトルレジスタ１５に出力する。

ベクトルレジスタ１５では、アドレス線７１からアドレ
スを人力し、データ線７２からデータを入力するととも
に、図示しない制御回路により書込みモードに設定され
、指示されたアドレスにデータ線７２から入力したデー
タを書込む。

次に、データ線５４からベクトル演算回路１６に入力し
たアドレスポインタのＲＡ有効ビットが“０”の時は、
データ線５８に主記憶装置上のアドレスを出力するとと
もに、図示しない制御回路によって、主記憶装置の書込
みを指示する。

データ線５８に出力されたアドレスは選択回路３０に入
力される。選択回路３０はデータ線５８０入力を選択し
、データ線６１を通してアドレスレジスタ１８に出力す
る。アドレスレジスタ］８はデータ線６１から入力した
データを一旦格納し、アドレス線６２を通して主記憶装
置１０に出力する。

ベクトル演算回路１７によって演算された結果はデータ
線５９から出力される。選択回路３０はデータ線５９の
入力を選択し、データ線６１を通して選択回路３１に出
力する。選択回路３１はデータ線６１の入力を選択し、
データ線６４を通して主記憶装置１０に出力する。

主記憶装置１０はアドレス線６２を通してアドレスを人
力し、データ線６４を通してデータを入力するとともに
、図示しない制御回路によって書込みモードに設定され
、指定されたアドレスにデータ線６４のデータを書込む
。

以上説明した実施例は、リストベクトルをベクトルレジ
スタまたは主記憶装置上から読出し、演算を行ない、再
びリストベクトルでベクトルレジスタ、または主記憶装
置に書戻すというものであったが、連続するリストベク
トルで同一のレジスタアドレス、又は主記憶装置上のア
ドレスを指している場合でも、前の演算の結果が後のリ
ストベクトルの読出しに反映されるよう、１回の書込み
が完了した後でなければ次の要素を読出すことができず
、パイプライン演算器の利点を十分に生かすことができ
ないという欠点がある。

前にも説明したように、リストベクトルの独立した要素
間でのアドレス重複は稀であるため、このことを利用し
て高速化が図れる。すなわち、アドレスポインタを読出
した際に、アドレスに重複があるかどうかを示すビット
をチエツクし、アドレスの重複があれば一旦読出しを中
止し、現在パイプライン内で動作中のデータを全てベク
トルレジスタ、または主記憶装置に書込み終った後、読
出しを再開すれば良い。

但し、現在アドレスポインタを読出しているベクトルレ
ジスタにチエイニングでデータを書込む場合は、全ての
ベクトルレジスタの読出しを止めて、パイプライン内の
データをアドレスポインタの格納されているベクトルレ
ジスタに全て書込んでも、読出し中のアドレスポインタ
か破壊されず、うまく再開できるようにチエイニングの
間隔を制御する必要がある。ここでは、その詳細につい
ては特に説明しない。

次に、ベクトルレジスタ上に読出しであるリストベクト
ルのデータを主記憶装置に書戻す手順について説明する
。ベクトルレジスタ１１にはアドレスポインタか格納さ
れ、そのアドレスポインタの指すデータがベクトルレジ
スタ１５に格納されているものとする。

ベクトルレジスタ１１は要素番号“０°から順番にデー
タを読出し、データ線５０を通して選択回路２６にデー
タを出力する。選択回路２６はデータ線５０の入力をデ
ータ線５４を通してベクトル演算回路１６に出力するよ
うに制御される。

ベクトル演算回路１６はデータ線５４．５５を入力とし
て演算を行ない、結果をデータ線５８に出力するが、こ
の時はデータ線５４から入力されるデータのＲＡ有効ビ
ットをチエツクし、“０”てあればその要素については
何もしない。ＲＡ有効ビットが“１゛の場合は、データ
線５８に主記憶装置アドレスを出力する。データ線５５
の入力は無視する。

データ線５８に出力されたアドレスは選択回路３０に入
力される。選択回路３０はデータ線５８の入力を選択し
、データ線６１を通してアドレスレジスタ１８に出力す
る。アドレスレジスタ１８はデータ線６１から人力した
データを一旦格納し、アドレス線６２を通して主記憶装
置１０に出力する。

次に、ベクトル演算回路１６は同じ要素のレジスタアド
レスをデータ線５８に出力するとともに、図示しない制
御回路によってベクトルレジスタ１５に読出しを指示す
る。

データ線５８に出力されたレジスタアドレスは選択回路
２４に人力される。選択回路２４はデータ線５８の入力
を選択し、アドレス線７０を通してアドレスレジスタ１
９に出力する。アドレスレジスタ１９はアドレス線７０
からデータを入力し、−旦格納した後アドレス線７１に
レジスタの内容を出力する。

ベクトルレジスタ１５はアドレス線７１からアドレスを
入力するとともに、図示しない制御回路によって読出し
モードに設定され、指定されたアドレスの内容をデータ
線６０を通して出力する。

選択回路３０はデータ線６０の入力を選択し、データ線
６１を通して選択回路３１に出力する。選択回路３１は
データ線６１の入力を選択し、データ線６４を通して主
記憶装置１０に出力する。

主記憶装置］０はアドレス線６２からアドレスを入力し
、データ線６４からデータを入力するとともに、図示し
ない制御回路によって書込みモードに設定され、指定さ
れたアドレスにデータ線６４から入力したデータを書込
む。

以上の動作によりベクトルレジスタ１５の内容を主記憶
装置１０に書込むことができるが、アドレスポインタを
格納しであるベクトルレジスタ１１をそのまま使用する
ためには、アドレスポインタ中のＲＡ有効ビットを“０
”に書換える必要がある。また、ベクトルレジスタ１５
中の使用しなくなった領域も他の目的に使用することが
できるようになる。

ベクトルレジスタ１１は要素番号“０”から順番にデー
タを読出し、データ線５０を通して選択回路２６にデー
タを出力する。選択回路２６はデータ線５０の入力をデ
ータ線５４を通してベクトル演算回路１６に出力するよ
うに制御される。

ベクトル演算回路１６はデータ線５４　５５を入力とし
て演算を行ない、結果をデータ線５８に出力するが、こ
の時はデータ線５４から入力されるデータのＲＡ有効ビ
ットを０”に書換え、データ線５８に出力する。選択回
路２０はデータ線５８の入力を選択し、データ線６６を
通してベクトルレジスタ１］に出力するよう制御される
。

ベクトルレジスタ１１はデータ線６６からデータを入力
し、図示しない制御回路により要素番号“０”から順番
にデータを書込んでいくよう制御される。

次回にベクトルレジスタ１１を使ってリストヘクトルの
アクセスを行なう時には、ＲＡ有効ビットか“Ｏ”にな
っているため、主記憶装置上から再度データを自動的に
持ってくるように制御される。

次に、アドレスポインタを書換えた場合の処理について
説明する。アドレスポインタを格納したベクトルレジス
タに変更か生した場合は、不要になったデータをベクト
ルレジスタから主記憶装置に書戻し、新たに必要になっ
たデータを主記憶装置からベクトルレジスタに読出す必
要かある。ベクトルレジスタ１１に元のアドレスポイン
タ、ベクトルレジスタ１２に新しいアドレスポインタが
あるものとする。

ベクトルレジスタ１１．１２は要素番号“０”から順番
にデータを読出し、データ線５０．５１を通して夫々選
択回路２６．２７にデータを供給する。選択回路２６．
２７はデータ線５０．５１の入力を夫々選択し、データ
線５４．５５を通してベクトル演算回路１６に出力する
ように制御される。

ベクトル演算回路１６はデータ線５４．５５を入力とし
て演算を行ない、結果をデータ線５８に出力するか、こ
の時はデータ線５４．５５から入力するデータの主記憶
装置アドレス領域を比較し、不一致であるか、あるいは
アドレスの属性情報がアドレスの重複有を示している時
に“１°のマスクデータを生成する。上記以外のケース
では“０”のマスクデータを生成する。

第４図にベクトル演算回路コ−６の一部のブロック図を
示す。第４図において２０１〜２０２はレジスタ、２０
３はマスクレジスタ、２０４はマスクレジスタへの書込
みポインタ、２０５はマスクレジスタからの読出しポイ
ンタ、２０６は比較器、２０７はオアゲート、２０８〜
２０９は＋１加算器である。

データ線５４．５５から入力されたデータは一部レジス
タ２０１，２０２に格納される。レジスタ２０１２０２
中の主記憶装置アドレス領域は夫々データ線２２１．２
２２を通して比較器２０６に入力される。

比較器２０６はデータ線２２１，２２２から入力したデ
ータを比較し、データが完全に一致していれば、“Ｏ″
　それ以外のケースでは“１”を制御線２２３に出力す
る。

オアゲート２０７は制御線２２０からレジスタ２０１の
アドレス重複有ビットを入力し、制御線２２３から比較
器２０６の出力を入力し、少なくともどちらか一方の入
力か値“１”を示す時、制御線２２４に“１′を出力す
る。２つの入力かともに“０”の時には、制御線２２４
に“０”を出力する。

マスクレジスタ２０３は制御線２２４から入力したデー
タをアドレス線２２６が指すアドレスに書込み、アドレ
ス線２２８が指すアドレスの内容を制御線２２５に出力
する。書込みは図示しない制御回路により制御される。

書込みポインタ２０４は図示しない制御回路により初期
化され、マスクレジスタ２０３の書込みアドレスを制御
する。ポインタの内容はアドレス線２２６を通して＋１
加算回路２０８に人力され、＋１された値がアドレス線
２２７から再度書込みポインタ２０４に入力される。

読出しポインタ２０５は図示しない制御回路により初期
化され、マスクレジスタ２０３の読出しアドレスを制御
する。ポインタの内容はアドレス線２２８を通して＋１
加算回路２０９に入力され、＋１された値がアドレス線
２２９から再度読出しポインタ２０５に入力される。マ
スクレジスタの出力である制御線２２５は各ベクトル演
算回路に分配され、図示しない制御回路によって演算の
実行を制御する。

次に、このマスクデータを使用して、ベクトルレジスタ
上に読出しである不要になったリストベクトルのデータ
をマスク付きで主記憶装置に書戻す。すなわち、前述し
たリストベクトルデータの退避を、マスクデータの対応
するビットが“１゛の時だけ実行し、それ以外の時には
何もしないように制御する。詳細は、前述の実施例を参
照のこと。

この際、アドレスの重複有ビットが“１°の要素はアド
レスの変更が無くても一旦主記憶装置に書戻されるが、
この後のデータ読出して再度ベクトルレジスタ上に読出
される。

次に、ベクトルレジスタから主記憶装置にデータを退避
した要素について、対応するアドレスポインタ中のＲＡ
有効ビットをマスク付きて“Ｏ”に書換える。すなわち
、前述したＲＡ有効ビットの書換えを、マスクデータの
対応するビットか“１”の時だけ実行し、それ以外の時
は何もしないように制御する。詳細は前述の実施例を参
照のこと。

次に、前述したマスクデータを使用して、変更になった
アドレスポインタの指すデータをベクトルレジスタ上に
読込む手順について説明する。ベクトルレジスタから主
記憶装置にデータを退避した後のレジスタアドレスは、
どのアドレスポインタからも指されていないはず（複数
のアドレスポインタから重複して指されているデータは
主記憶装置に退避されている）なので、この領域に変更
になったアドレスポインタの指すデータを読込む。

先ず、ベクトルレジスタ１２に格納されている新しいア
ドレスポインタを使って、マスク付きて主記憶装置上の
データを読出し、メモリ不在ビットをセットする。すな
わち、前述したリストベクトルデータの読出しを、マス
クデータの対応するビットが“１”の時だけ実行し、そ
れ以外の時は何もしないように制御する。詳細は前述の
実施例を参照のこと。

次に、アドレスポインタを格納するベクトルレジスタに
、主記憶装置から読出したデータのあるレジスタアドレ
スをセットする。次に、ベクトルレジスタに読出したデ
ータのメモリ不在ビットをチエツクし、“１”が立って
いる要素に対応してマスクデータ“１°を生成する。次
に、前述のマスクデータ中の“１″の立っている要素数
をカウントし、“０”であればこれて処理を終了する。

次に、前述のマスクデータを使用して、アドレスポイン
タの格納されているベクトルレジスタにベクトルコンプ
レス処理を加える。次に、ベクトルコンプレスで集めた
データをスカラレジスタに読出す。次に、スカシレジス
タ上に得た、重複したアドレスを持つ要素をサーチし、
そのレジスタアドレスを書き換える処理を行なう。

以上の動作は全て前述の実施例と同じなので説明を省略
する。

発明の詳細 な説明したように、本発明はリストベクトルのアドレス
ポインタが主記憶装置上の重複したアドレスを指してい
る時にもベクトルレジスタ上のデータをユニークにし、
このベクトルレジスタを間接アクセスすることによって
、従来スカラ処理せざるを得なかった部分をベクトル化
できるようになり、処理スピードが飛躍的に高まるとい
う効果がある。

また、リストベクトルのアドレスポインタが変更された
場合にも、ベクトルレジスタ上のデータを全て主記憶装
置に退避して再読出しするという処理をする必要がなく
、柔軟性の高いリストベクトル処理を行なえるという効
果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はアドレ
スポインタ及びデータの各形式を示す図、第３図はベク
トル演算回路の一部分の回路例を示す図、第４図はベク
トル演算回路の他の部分の回路例を示す図である。 主要部分の符号の説明 １０・・・・・・主記憶装置

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置と、複数個のベクトルレジスタと、前
   記主記憶装置の内容を前記ベクトルレジスタにロード制
   御する手段と、前記ベクトルレジスタの内容を前記主記
   憶装置にストア制御する手段と、前記ベクトルレジスタ
   の内容をアドレスとして前記主記憶装置をアクセス制御
   する手段と、前記ベクトルレジスタの各の要素に対応し
   た複数ビットを有し対応要素の有効／無効情報を格納す
   るベクトルマスクレジスタとを含むリストベクトル処理
   装置であって、前記複数個のベクトルレジスタの一つで
   ある第１のベクトルレジスタの各要素は、前記主記憶装
   置上のアドレス及び前記複数個のベクトルレジスタの任
   意の一要素を指定するためのレジスタアドレスの他前記
   主記憶装置上のアドレスが要素間で重複していることを
   示す重複情報を格納しており、また第２のベクトルレジ
   スタの各要素は前記主記憶装置上のアドレスを格納して
   おり、前記第１及び第２のベクトルレジスタの各対応要
   素のうち主記憶上のアドレスを順次読出しつつ比較し、
   この比較結果が不一致を示すか前記重複情報が重複を示
   すとき前記ベクトルマスクレジスタの対応ビットを有効
   とするようにしたことを特徴とするリストベクトル処理
   装置。
2. （２）前記主記憶装置上のデータはアクセス単位毎にメ
   モリ不在情報を有し、前記第１のベクトルレジスタの各
   要素に格納されるアドレスが指す前記主記憶装置上のデ
   ータを読出しつつ次の要素の読出しを始める前に前記主
   記憶装置上の同一アドレスにメモリ不在情報がセットさ
   れたデータ書込み、前記ベクトルマスクレジスタの対応
   するビットが有効を示すときに前記主記憶装置から読出
   されたデータを前記第２のベクトルレジスタに書込むよ
   うにしたことを特徴とする請求項第１記載のリストベク
   トル処理装置。