JPH0587653U - アドレス発生装置 - Google Patents

Abstract

(57)【要約】 【目的】この考案のアドレス発生装置にあっては、短い
ブランキング時間内にメモリアドレスを設定するため
に、レジスタと下位アドレスの一致信号によってＣＰＵ
の割り込み受け付けを開始させ、メモリの上位アドレス
設定処理を、上記割り込み受付より短いブランキング期
間中に行うことを特徴とする。 【構成】第１及び第２のレジスタ２及び５は、ＣＰＵ１
により、出力としてメモリ４の上位アドレス及び下位ア
ドレスの最大値より小さい値が設定される。カウンタ３
は、その動作のイネーブル及びクリアが上記ＣＰＵ１に
より制御され、出力がメモリ４の下位アドレスとされ
る。コンパレータ６は、カウンタ３の出力値と上記レジ
スタ５の出力値を比較して一致した時に一致信号をＣＰ
Ｕ１へ割り込み信号として出力すると共に、カウンタ３
がメモリ４の下位アドレスの最大値を出力する所定時間
前にＣＰＵ１に上記割り込み信号を出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はアドレス発生装置に関し、特に高速画像記憶再生装置に於けるアド レス発生装置に関するものである。

【０００２】

【従来の技術】

従来より、画像情報を取り込むメモリ装置として種々のものが用いられている が、アクセスの容易さ、容量の多さ等から、ＣＰＵによりアドレスが制御される ＲＡＭが一般に用いられている。

【０００３】 画像記録の場合、１つのデータのアクセスに要する時間が短いため、低速の ＣＰＵではデータレートでのメモリアドレスの設定は困難である。このため、メ モリの下位アドレス設定用の高速カウンタと上位アドレス設定用のレジスタを有 して、データアクセス毎のアドレス設定は高速カウンタの出力を用い、ブランキ ング毎にＣＰＵによって上位アドレスを設定する手法が、一般にとられている。 図５は従来のアドレス発生装置の一例を示すブロック図であり、図６はその動 作を説明するタイミングチャートを示したものである。

【０００４】 図５に於いて、ＣＰＵ１には、出力が画像記録用メモリの上位アドレスとなる レジスタ２が結合されている。そして、このレジスタ２と、出力が画像記録用メ モリの下位アドレスとなるカウンタ３が、アドレス制御の対象となるランダムア クセスメモリ（ＲＡＭ）４に結合されている。また、ＣＰＵ１及びカウンタ３に はブランキング信号が、そしてカウンタ３にはクロックが供給されるようになっ ている。

【０００５】 ＣＰＵ１は、図６に示されるように、ブランキング信号の入力によって、ブラ ンキング期間中にレジスタ２に上位アドレスの設定の割り込み処理を行う。これ により、データレート毎のアクセスが可能となる。

【０００６】

【考案が解決しようとする課題】

図５のアドレス発生装置によれば、図６のタイミングチャートに示されるよう に、ＣＰＵ１は、ブランキング期間中にレジスタ２への上位アドレス値の設定を 行っている。しかしながら、高速画像記録を行う場合には、このブランキング期 間が短いために、ブランキング期間中にブランキング信号入力の判定、レジスタ のアドレス設定等の処理を行うことが困難となっている。

【０００７】 この考案は上記課題に鑑みてなされたもので、短いブランキング時間内にメモ リアドレスを設定することが可能であるアドレス発生装置を提供することを目的 とする。

【０００８】

【課題を解決するための手段】

すなわちこの考案は、高速画像記憶再生装置のアドレス発生装置に於いて、画 像記憶用メモリ手段と、割り込み機能を有するＣＰＵと、このＣＰＵにより設定 され、出力が上記画像記録用メモリ手段の上位アドレスとなる第１のレジスタと 、上記ＣＰＵによってその動作のイネーブル及びクリアが制御されるもので、出 力が上記画像記録用メモリ手段の下位アドレスとなるカウンタと、上記ＣＰＵに より上記画像記録用メモリ手段の下位アドレスの最大値より小さい値が設定され る第２のレジスタと、上記カウンタの出力値と上記第２のレジスタの出力値を比 較して一致した時に一致信号を上記ＣＰＵへ割り込み信号として出力すると共に 、上記カウンタが上記画像記憶用メモリ手段の下位アドレスの最大値を出力する 所定時間前に上記割り込み信号を出力する比較手段とを具備することを特徴とす る。

【０００９】

【作用】

この考案にあっては、高速画像記憶再生装置のアドレス発生装置に於いて、第 １及び第２のレジスタは、割り込み機能を有するＣＰＵによって、出力として画 像記録用メモリ手段の上位アドレス及び下位アドレスの最大値より小さい値が設 定される。また、カウンタは、その動作のイネーブル及びクリアが上記ＣＰＵに よって制御されるもので、出力が上記画像記録用メモリ手段の下位アドレスとさ れる。そして、上記カウンタの出力値と上記第２のレジスタの出力値を比較して 一致した時に、比較手段は一致信号を上記ＣＰＵへ割り込み信号として出力する 。また、上記カウンタが上記画像記憶用メモリ手段の下位アドレスの最大値を出 力する所定時間前に上記割り込み信号を出力する。

【００１０】

【実施例】

以下、図面を参照してこの考案の実施例を説明する。

【００１１】 図１は、この考案のアドレス発生装置が適用された高速画像記録再生装置の基 本的な原理を示すブロック構成図である。同図に於いて、割り込み機能を有する ＣＰＵ１には、第１のレジスタ２及び第２のレジスタ５が結合されている。そし て、アドレス制御の対象となるランダムアクセスメモリ（ＲＡＭ）４には、上記 第１のレジスタ２が結合されると共に、ブランキング信号及びクロックが入力さ れるカウンタ３が結合される。

【００１２】 上記第１のレジスタ２は、ＣＰＵ１により設定されるもので、出力が画像記録 用メモリの上位アドレスとなる。また、第２のレジスタ５は、上記ＣＰＵ１によ り画像記録用メモリの下位アドレスの最大値より小さい値が設定されるようにな っている。更に、カウンタ３は、上記ＣＰＵ１により動作のイネーブル及びクリ アが制御され、出力が画像記録用メモリの下位アドレスとなるものである。

【００１３】 そして、このカウンタ３及び上記第２のレジスタ５には、コンパレータ６が結 合されている。このコンパレータ６は、上記カウンタ３の出力値と上記第２のレ ジスタ５の出力値を比較し、一致した時に一致信号を上記ＣＰＵ１へ割り込み信 号として出力するものである。 次に、図２に示されるタイミングチャートを参照して、この高速画像記録再生 装置の動作を説明する。

【００１４】 予め、クロックに基いて、カウンタ３に入力されるブランキング信号の入力よ り所定の時間分前にアクセスするメモリのアドレスが、レジスタ５にセットされ る。ＣＰＵ１は、レジスタ５と下位アドレスの一致信号により、コンパレータ４ からの割り込み信号の受付処理を開始する。これにより、ブランキング信号に同 期して、ＣＰＵ１は、割り込み処理を行う。 図３は、この考案のアドレス発生装置の一実施例で、高速画像記録再生装置の 回路構成を示した図である。

【００１５】 この高速画像記録再生装置は、最低２０ビットの出力ポートと、１入力の割り 込みコントローラを有するＣＰＵ（ワンチップマイコン）１１を有している。そ して、このＣＰＵ１１には、メモリのセレクト信号を発生するデコーダ１２と、 １２ビットコンパレータ１３と、このコンパレータ１３の出力のハザードを除去 するためのＤフリップフロップ１４が結合されている。また、通常３個の４ビッ トカウンタにより構成される１２ビットカウンタ１５は、ＣＰＵ１１、デコーダ １２、コンパレータ１３と共に、８個のメモリ１６ａ〜１６ｈと結合している。 尚、上記カウンタ１５には、データクロック及びブランキング信号が入力される 。

【００１６】 次に、図４のタイミングチャートを参照して、同実施例の動作を説明する。尚 、この実施例では、ＣＰＵ１１が割り込み信号を受付けてから、割り込み処理を して出力ポートＰ１０〜Ｐ１７に上位アドレスを設定するまでに要する時間が４ 〜６μｓｅｃ、ブランキング期間が５μｓｅｃ、データレートが４０ｎｓｅｃ、 １ブランキング期間に書き込むデータが、１０００個であるものとする。

【００１７】 ここで、ＣＰＵ１１の出力ポートＰ２０〜７、Ｐ３０〜３に、８９８（１６進 の３８２）をセットする。そして、ブランキング信号が入力される４μｓｅｃ（ データレート１００周期）前に、フリップフロップ１４の出力がなされてカウン タ１５の一致割り込みが発生するように、ＣＰＵ１１を設定する。

【００１８】 これにより、割り込み受付処理に要する時間が最小時間（４μｓｅｃ）の時に は、ブランキング信号の入力と同時に、また最大時間（６μｓｅｃ）の時には、 ブランキング期間が始まって２μｓｅｃのところで、割り込み処理によって出力 ポートＰ１０〜１７が出力される。 こうして、メモリの上位アドレスを設定するための処理を、ＣＰＵが割り込み 受付けに要するよりも短いブランキング期間中に行うことができる。

【００１９】 このように、割り込み受付時間と割り込み処理時間を加えた時間が、ブランキ ング期間よりも長い場合でも、ブランキング期間中にアドレスを設定することが 可能となる。

【００２０】

【考案の効果】

以上のようにこの考案によれば、短いブランキング時間内にメモリアドレスを 設定することが可能であるアドレス発生装置を提供することができる。

【図面の簡単な説明】

【図１】この考案のアドレス発生装置が適用された高速
画像記録再生装置の基本的な原理を示すブロック構成図
である。

【図２】図１の装置の動作を説明するタイミングチャー
トである。

【図３】この考案のアドレス発生装置の一実施例で、高
速画像記録再生装置の回路構成を示した図である。

【図４】図３の装置の動作を説明するタイミングチャー
トである。

【図５】従来のアドレス発生装置の一例を示すブロック
図である。

【図６】図５の装置の動作を説明するタイミングチャー
トである。

【符号の説明】

１、１１…ＣＰＵ、２、５…レジスタ、３…カウンタ、
４、１６ａ〜１６ｈ…メモリ、６…コンパレータ、１２
…デコーダ、１３…１２ビットコンパレータ、１４…Ｄ
フリップフロップ、１５…１２ビットカウンタ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 高速画像記憶再生装置のアドレス発生装
   置に於いて、 画像記憶用メモリ手段と、 割り込み機能を有するＣＰＵと、 このＣＰＵにより設定され、出力が上記画像記録用メモ
   リ手段の上位アドレスとなる第１のレジスタと、 上記ＣＰＵによってその動作のイネーブル及びクリアが
   制御されるもので、出力が上記画像記録用メモリ手段の
   下位アドレスとなるカウンタと、 上記ＣＰＵにより上記画像記録用メモリ手段の下位アド
   レスの最大値より小さい値が設定される第２のレジスタ
   と、 上記カウンタの出力値と上記第２のレジスタの出力値を
   比較して一致した時に一致信号を上記ＣＰＵへ割り込み
   信号として出力すると共に、上記カウンタが上記画像記
   憶用メモリ手段の下位アドレスの最大値を出力する所定
   時間前に上記割り込み信号を出力する比較手段とを具備
   することを特徴とするアドレス発生装置。