JPH02153428A - キャッシュ装置と命令読出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータの高速化を目的としたキャッシ
ュ装置と命令読出し装置に関するものである。

従来の技術 従来のキャッシュ装置と命令読出し装置としては、例え
ば特開昭８０−１８４８４２号公報に示されている。

第８図はこの従来のキャッシュ装置と命令読出し装置の
構成図を示すものである。この従来のキャッシュ装置と
命令読出し装置においては、ｌ命令あたりの語長は１６
ビツト（以下半語と称す）の整数倍であり、命令コード
は３２ビツトのアドレス空間の半語境界（アドレスの最
下位ビットが０）に整列されている。またアドレスは８
ビット単位に割当てられ、命令コードはその先頭の８ビ
ツトに割当てられたアドレスで識別される。

第８図において、７は４半語境界（アドレスの下位３ビ
ツトがＯ）に区切られた４半語の命令コードを読出すた
めにその先頭アドレスを保持する２９ビツトの読出しポ
インタ、８は４半語境界に整列した命令コードとその先
頭アドレスとを対にして格納し、読出しポインタ７の値
で検索して格納された命令コードを読出す命令キャッシ
ュ、９は分岐が成立した分岐命令のアドレスと分岐先ア
ドレスとを対にして格納し、読出しポインタ７の値で検
索して格納された分岐先アドレスを読出す分岐履歴テー
ブル、１０は読出しポインタ７に保持された読出しアド
レスに１を加算する２９ビツトのポインタ増分器、１１
はポインタ増分器１０の出力である１増加した読出しア
ドレスと分岐履歴テーブル９から得られる分岐先アドレ
スとを分岐履歴テーブル９のヒツト信号により選択する
ポインタ入力セレクタである。

第９図は第８図に示す命令キャッシュ８の詳細構成図を
示すものである。第９図において、８０１はアドレスの
上位２２？ニツトを格納し読出しポインタ７の値で検索
を行なう１２８エントリからなるアドレスタグ部、８０
２は４半語境界に整列した６４ビツトの命令コードを格
納しアドレスタグ部８０１で検索されたエントリから命
令コードを出力する１２８エントリからなるデータ部、
８０３は７ビツトのセレクタ、８０４はアドレスの上位
から２３〜２９ビツト目の７ビツトをデコードして読出
し・書込みを行なうエントリを選択するアドレスデコー
ダ、８０５はアドレスの上位２２ビツトを保持するアド
レスラッチ、８０６．８０７．８０８．８０９はそれぞ
れ４半語境界に整列した命令コードの最上位の半語（以
下第１半語と称す）、上位から２番目の半語（以下第２
半語と称す）、上位から３番目の半語（以下第３半語と
称す）、最下位の半語（以下第４半語と称す）を保持す
るデータラッチ、８１Ｏはアドレスデコーダ８０４で選
択されたエントリのアドレスラッチ８０５に対してアド
レスの上位２２ビツトの読出し拳書込みを行なうアドレ
スドライバ、８１１．８１２．８１３．８１４はアドレ
スデコーダ８０４で選択されたエントリのデータラッチ
８０Ｂ、データラッチ８０７、データラッチ８０８、デ
ータラッチ８０９に対してそれぞれ命令コードの第１半
語、第２半語、第３半語、第４半語の読出し・書込みを
行なうデータドライバで、８０５から８１４の添字１ｉ
　　Ｊはそれぞれｉ番目、ｊ番目のエントリを示す。８
１５はアドレスラッチ８０５の値と読出しポインタ７に
保持された読出しアドレスの上位２２ビツトとの一致を
検出するアドレスタグ比較器である。

また第１０図は第８図に示す分岐履歴テーブル９の詳細
構成図を示すものである。第１０図において、９０１は
分岐命令のアドレスの上位２９ビツトを格納し読出しポ
インタ７の値で検索を行なうアドレスタグ部、９０２は
分岐先アドレスの上位３１ビツトを格納しアドレスタグ
部９０１で検索されたエントリから分岐先アドレスを出
力するデータ部、９０３は分岐命令のアドレスの上位２
９ビツトを保持するアドレスラッチ、９０４は分岐先ア
ドレスの上位３１ビツトを保持するデータラッチ、９０
５はアドレスラッチ９０３の値と読出しポインタ７に保
持された読出しアドレスとの一致を検出するアドレスタ
グ比較器、９０６はデータラッチ９０４に対して分岐先
アドレスの読出し・書込みを行なうデータドライバで、
９０３から９０６の添字１１　ｊはそれぞれｉ番目、ｊ
番目のエントリを示す。９０７はすべてのエントリのア
ドレスタグ比較器９０５の出力の論理和をとりアドレス
タグ部９０１のヒツトするエントリが存在することを検
出する論理和回路、９０８は分岐先アドレスをデータ部
９０２に格納する際に書込むエントリを決定する入換エ
ントリ決定回路である。

以上のように構成された従来のキャッシュ装置と命令読
出し装置について、以下その動作を説明する。

読出しポインタ７に読出しを行なう４半語境界のアドレ
スを格納し、同時に命令キャッシュ８を信号線７００１
により得られる読出しアドレスで検索する。

はじめに、このアドレスが初めて読出されるアドレスで
ある場合を説明する。

命令キャッシュ８は検索するアドレスが初めて読出され
るアドレスであるためヒツトしない。このとき、外部に
ある記憶装置から４半語境界に区切られた４半語の命令
フードの読出しを行ない、このときの読出しアドレスの
上位２９ビツト（下位３ビツトは０につき不要）と読出
した６４ビツトの命令コードとをそれぞれ信号線７００
２と信号線７００３とを通じて命令キャッシュ８に格納
する。命令キャッシュ８では信号線７００２から得られ
る２９ビツトのアドレスの下位７ビツトをセレクタ８０
３を経てアドレスデコーダ８０４・に入力し格納するエ
ントリを選択する。ここで第９図に示すｉ番目のエント
リが選択されたとすると、アドレスデコーダ８０４の出
力のうち信号線８００１ｉのみに信号が現れる。この信
号線８００１１の信号によりアドレスドライバ８１０１
が作動し、信号線７００２からアドレスの上位２２ビツ
トを取込み、アドレスラッチ８０５１に書込む。

同様にデータドライバ８１１ｔ１　データドライバ８１
２　ｉｓ　　データドライバ８１３　Ｌ　　データドラ
イバ８１４１が作動し、信号線７００３からそれぞれ命
令コードの第１半語、第２半語、第３半語、第４半語を
取込み、データラッチ８０６ｉｓ　　データラッチ８０
７　ｉｓ　　データラッチ８０８Ｌ　　データラッチ８
０９１に書込む。

以上の動作と並行して、ポインタ増分器１０で読出しポ
インタ７の読出しアドレスを１増加させる。しかしこの
増分されたアドレスについても初めて読出されるアドレ
スであれば、命令キャッシュ８はヒツトせず、上に述べ
た命令キャッシュ８への命令コードの格納を繰返す。

外部にある記憶装置から読出された４半語の命令コード
が外部にある解読実行装置で解読実行された結果、この
命令コードの中に分岐命令が含まれ、分岐が成立した場
合は、上記の命令キャッシュ８への命令コードの格納と
独立に、この分岐命令のアドレスの上位２９ビツト（こ
の分岐命令を含む４半語の命令コードの読出しアドレス
を示す）と分岐先アドレスの上位３１ビツト（最下位ピ
ットはＯにつき不要）とをそれぞれ信号線７００６と信
号線７００７を通じて分岐履歴テーブル９に格納する。

分岐履歴テーブル９では入換エントリ決定回路９０ｇで
格納するエントリを選択する。

ここで第１０図に示すｉ番目のエントリが選択されたと
すると、信号線７００６から分岐命令のアドレスの上位
２９ビツトを取込み、アドレスラッチ９０３１に書込む
とともに、データドライバ９０８ｉが作動し信号線７０
０７から分岐先アドレスの上位３１ビツトを取込み、デ
ータラッチ９０４１に書込む。

次に、過去に外部にある記憶装置から読出され既に命令
キャッシュ８に格納されている命令コードの読出しアド
レスが読出しポインタ７に指定される場合を説明する。

命令キャッシュ８は検索するアドレスがアドレスタグ部
８０１に保持するアドレスと一致するためヒツトする。

即ち、命令キャッシュ８では信号線７００１から得られ
る読出しポインタ７の２９ビツトのアドレスの下位７ビ
ツトをセレクタ８０３を経てアドレスデコーダ８０４に
入力し読出すエントリを選択する。ここで第９図に示す
ｉ番目のエントリが選択されたとすると、アドレスデコ
ーダ８０４の出力のうち信号線８００１ｉのみに信号が
現れる。この信号線８００１ｉの信号によりアドレスド
ライバ８１０１が作動し、アドレスラッチ８０５１の値
が信号線８００２に読出され、アドレスタグ比較器８１
５において読出しポインタ７の読出しアドレスの上位２
２ビツトと比較される。信号線８００２に読出された値
は過去に読出しを行なったアドレスの上位２２ビツトで
あるから比較は一致し、アドレスタグ比較器８１５は信
号線７００５にヒツト信号を出力する。また信号線８０
０１ｉの信号によりデータドライバ８１１　Ｌ　　デー
タドライバ８１２ｉｘ　　データドライバ８１３ｔｖ　
　データドライバ８１４１が作動し、データラッチ８０
８Ｌ　　データラッチ８０７ｉ１　データラッチ８０８
ｉｓ　　データラッチ８０９ｉに保持している命令フー
ドの第１半語、第２半語、第３半語、第４半語がそれぞ
れ信号線８００３、信号線８００４、信号線８００５、
信号線８００６に出力され、信号線７００４から４半語
境界に整列した４半語の命令コードが得られる。

このとき命令キャッシュ８が出力する命令コード中に分
岐命令が含まれ、過去にその分岐が成立した場合は、今
回も分岐が成立する可能性が高い。

そこで分岐履歴テーブル９を同じく信号線７００１によ
り得られる読出しアドレスで検索する。分岐履歴テーブ
ル９のアドレスラッチ９０３１にこの分岐命令のアドレ
スの上位２９ビツト、即ちこの分岐命令を含む４半語の
命令コードの読出しアドレスが保持されているとすると
、アドレスタグ比較器９０５ｉにおいて信号線７００１
から得られる読出しアドレスとアドレスラッチ９０３１
の値との一致が検出され、各エントリのアドレスタグ比
較器９０５のうちｉ番目のエントリの信号線９００１　
ｉのみに信号が現れる。信号線９００１１によりデータ
ドライバθ０８ｉが作動し、データラッチ９０４１に保
持しているこの分岐命令の分岐先アドレスが信号、ｌ１
１７００８に出力される。

また信号線９００１　ｉにより論理和回路９０７は信号
線７００９にヒツト信号を出力する。

ポインタ入力セレクタ１１は信号線７００９のヒツト信
号を受けて、読出しポインタ７の入力をポインタ増分器
１０の出力から分岐履歴テーブル９の信号線７００８で
得られる分岐先アドレスの上位２９ビツトに切換える。

続いて命令キャッシュ８は、読出しポインタ７に格納さ
れた分岐先アドレスの上位２９ビツトに基づいて同上の
読出しを行なう。このとき分岐先が読出された命令コー
ドの第１半語、第２半語、第３半語、第４半語のいずれ
であるかを示すために、信号線７００８の下位２ビツト
を分岐先識別コードとして外部に出力する。

このように過去において読出しを行なった成立する分岐
を含む命令フードの列を再度読出す場合は、命令の解読
実行を待たずして読出すことができる。

発明が解決しようとする課題 しかしながら上記のような構成では、４半語境界に整列
した４半語の命令コード中に複数の分岐命令が含まれ、
かつこれらの分岐命令のうち２以上の分岐が成立した場
合、これらの分岐命令のアドレスの上位２９ビツトはい
ずれも等しく、それぞれの分岐先アドレスを格納する分
岐履歴テーブル９のエントリのアドレスタグ部９０１の
アドレスラッチ９０３はすべて同一の値を保持する。そ
のためこの４半語を命令キャッシュ８から読出すときに
、分岐履歴テーブル９は成立する分岐命令の分岐先アド
レスを保持する２以上のエントリが選択され、いずれの
分岐命令についてもその分岐先を予測することができな
いという課題を有していた。この課題を第１１図（ａ）
の命令配置図を用いて説明する。同図は４半語境界のア
ドレスｎとｎ＋４の位置に半語からなる分岐命令Ｂｃｃ
Ｏと分岐命令Ｂｃｃｌが存在する場合を示している。

まず分岐命令ＢｃｃＯが実行され分岐が成立したとき、
分岐履歴テーブル９のあるエントリのアドレスラッチ９
０３にアドレスｎの上位２９ビツトを、データラッチ９
０４に分岐命令ＢｃｃＯの分岐先アドレスを格納する。

次に、あるアドレスからアドレスｎ＋２に分岐し、分岐
命令Ｂｃｃ１が実行され分岐が成立したとき、分岐履歴
テーブル９の別のエントリのアドレスラッチ９０３にア
ドレスｎ＋４の上位２９ビツトを、データラッチ９０４
に分岐命令Ｂｃｃ　１の分岐先アドレスを格納する。し
かしアドレスｎの下位３ビツトはＯであるため、アドレ
スｎ＋４の上位２９ビツトはアドレスｎの上位２９ビツ
トに等しくなる。従って、再び読出しポインタ７にアド
レスｎの上位２９ビツトが格納されたときに分岐命令Ｂ
ｃｃＯもしくは分岐命令Ｂｃｃｌの分岐先アドレスを取
出すべくアドレスｎの上位２９ビツトで分岐履歴テーブ
ル９を検索しても、上記の２つのエントリが共にヒツト
するため分岐先アドレスを得ることができない。

また上記のような構成では、予測を行なった分岐先の命
令読出しを、分岐履歴テーブル９から得られる分岐先ア
ドレスの上位２９ビツトを格納した読出しポインタ７の
値に基づいて行なっているため、分岐先が４半語境界に
おける第２半語、第３半語、第４半語の場合、命令キャ
ッシュ８が出力する４半語の命令コードのうち意味のあ
るものは、それぞれ下位の３半語、下位の２半語、最下
位の１半語となる。従って分岐先の命令が２半語以上の
語長でかつ４半語境界を交差する場合、分岐先の命令の
全語長を分岐命令を含む命令列の読出しに引き続いて読
出すことができず、分岐の予測が成功しても外部にある
解読実行装置における命令の解読実行に待ちが発生する
という課題を有していた。

この課題を第１１図（ｂ）の命令配置図を用いて説明す
る。同図は４半語境界のアドレスｎに対してｎ＋６の位
置に３半語の語長の命令ＯＰが存在する場合を示してい
る。２半語からなるｄｉｓｐ３２は命令ＯＰに付随する
変位オペランドで、この３半語は一時に解読実行できる
。しかしあるアドレスからアドレスｎ＋８に分岐する分
岐命令を予測するときに分岐履歴テーブル９から得られ
る分岐先アドレスがアドレスｎ＋８であっても、読出し
ポインタ７に格納される上位２９ビツトを用いて命令キ
ャッシュ８から読出される命令コードは命令ＯＰを第４
半語にする４半語であるため、変位オペランドｄｉｓｐ
３２が次に読出されるまで外部にある解読実行装置にお
ける命令の解読実行が待たされことになる。

本発明はかかる点に鑑み、命令コードを格納した少なく
とも１つ以上のエントリから、命令のアライメントに関
係なく任意の読出しアドレスによって示される目的とす
る語長の命令コードを読出すことのできる命令キャッシ
ュを実現するキャッシュ装置と、読出しアドレスで決ま
る一定の語長の命令コードに含まれる分岐命令の分岐先
アドレスを格納した少なくとも１つ以上のエントリから
、読出しアドレスを起点とする予め定めた語長内の最も
読出しアドレスに近い位置にある分岐命令の分岐先アド
レスを読出すことのできる分岐履歴テーブルを実現する
キャッシュ装置と、命令キャッシュから常に予め定めた
語数の命令コードを読出すとともに、読出された命令コ
ードの中に分岐命令がいずれの位置にあってもまた複数
の分岐命令が含まれていても最初に実行されるべき分岐
命令の分岐の予測だけを行なうことができる命令読出し
装置とを提供することを目的とする。

課題を解決するための手段 木筆１の発明はアドレスにより識別される少な（とも１
語以上の記憶単位からなる主記憶装置の一部とこのアド
レスまたはアドレスの一部とを対にして格納する複数の
記憶手段（エントリ）からなる記憶装置と、前記記憶装
置に対する読出し操作において読出しアドレスが前記複
数の記憶手段（エントリ）に格納されたアドレスまたは
アドレスの一部に一致する前記記憶手段（エントリ）中
の特定の記憶手段（エントリ）およびこの記憶手段（エ
ントリ）に格納された記憶内容に連続する記憶内容を保
持している少なくとも１つ以上の前記記憶手段（エント
リ）を前記記憶装置より選択する検索手段と、前記検索
手段によって選択された少なくとも１つ以上の前記記憶
手段（エントリ）に格納されている記憶内容を目的とす
る読出しアドレスに対応して前記選択された記憶手段（
エントリ）に格納されている記憶単位毎に選択し目的と
する語長の記憶内容を抽出する記憶内容選択手段とを備
えたキャッシュ装置である。

また第２の発明は記憶内容とこの記憶内容を識別する識
別情報とを対にして格納する複数の記憶手段（エントリ
）からなる記憶装置と、前記記憶装置に対する読出し操
作の対象となる記憶内容を識別する識別情報が前記複数
の記憶手段（エントリ）に格納された識別情報に一致す
る前記記憶手段（エントリ）中の特定の記憶手段（エン
トリ）およびこの識別情報から決まる一定の範囲に含ま
れる少なくとも１つ以上の前記記憶手段（エントリ）を
前記記憶装置より選択する検索手段と、前記検索手段に
よって選択された少なくとも１つ以上の前記記憶手段（
エントリ）のうち読出し操作の対象となる記憶内容を識
別する識別情報と前記選択された記憶手段（エントリ）
に格納されている識別情報との差異が最も小さくなる前
記記憶手段（エントリ）を選択しこの記憶手段（エント
リ）に格納されている記憶内容を出力する記憶内容選択
手段とを備えたキャッシュ装置である。

また第３の発明は読出し対象となる命令列を格納してい
る主記憶上のアドレスを保持する読出しアドレス保持手
段と、一定の語数からなる命令列とこの命令列が格納さ
れている主記憶上のアドレスまたはアドレスの一部とを
対にして格納し前記読出しアドレス保持手段の値により
常に予め定めた語数の命令列が読出される請求項１記載
のキャッシュ装置からなる命令格納手段と、分岐命令の
分岐先アドレスとこの分岐命令が格納されている主記憶
上のアドレスまたはアドレスの一部とを前者を記憶内容
として後者を識別情報として対にして格納し前記読出し
アドレス保持手段の値により検索してこの命令読出しア
ドレスに最も近くかつ前記命令格納手段から読出される
命令列に含まれる分岐命令の分岐先アドレスを前記読出
しアドレス保持手段に出力する請求項２記載のキャッシ
ュ装置からなる分岐予測手段と、前記分岐予測手段が分
岐先アドレスを出力しないときは前記読出しアドレス保
持手段の値を前記命令格納手段から読出される命令列の
語数で決まる一定の値だけ増加させるアドレス増分手段
とを備えた命令読出し装置である。

作用 木筆１の発明は前記した構成により、検索手段が読出し
アドレスと格納しているアドレスまたはアドレスの一部
とが一致する記憶手段（エントリ）およびこの記憶手段
（エントリ）に格納さ＝れた記憶内容に連続する記憶内
容を保持している少なくとも１つ以上の記憶手段（エン
トリ）を記憶装置より選択し、記憶内容選択手段が検索
手段によって選択された少なくとも１つ以上の記憶手段
（エントリ）に格納されている記憶内容を、読出しアド
レスに対応して記憶内容の記憶単位毎に選択する。この
ことによって目的とする語長の記憶内容を読出すことが
できる。

末弟２の発明は前記した構成により、検索手段が読出し
操作の対象となる記憶内容を識別する識別情報と格納し
ている識別情報とが一致する記憶手段（エントリ）およ
びこの識別情報から決まる一定の範囲に含まれる少なく
とも１つ以上の記憶手段（エントリ）を記憶装置より選
択し、記憶内容選択手段が検索手段によって選択された
少なくきも１つ以上の記憶手段（エントリ）のうち読出
し操作の対象となる記憶内容を識別する識別情報と選択
された記憶手段（エントリ）に格納されている識別情報
との差異が最も小さくなる記憶手段（エントリ）を選択
しこの記憶手段（エントリ）に格納されている記憶内容
を出力する。このことによ吟て読出し操作の対象となる
記憶内容を識別する識別情報に最も近くかつ予め定めた
範囲内の識別情報を対とする記憶内容を読出すことがで
きる。

末弟３の発明は前記した構成により、命令格納手段が読
出しアドレス保持手段の値により検索され、格納してい
る予め定めた語数の命令列を出力する。同時に、出力さ
れた命令列に過去に分岐成立した分岐命令が含まれなけ
れば、アドレス増分手段が次に命令格納手段の出力すべ
き命令列のアドレスを生成し、出力された命令列に過去
に分岐成立した分岐命令が含まれれば、分岐予測手段が
読出しアドレス保持手段の値により検索され、読出しア
ドレスに最も近くかつ命令格納手段から読出される命令
列に含まれる分岐命令の分岐先アドレスを出力する。こ
のことによって常に予め定めた語数の命令列を読出すこ
とができ、読出された命令列の中に分岐命令がいずれの
位置にあってもまた複数の分岐命令が含まれていても最
初に実行されるべき分岐命令の分岐の予測だけを行なう
ことができる。

実施例 第１図は本発明の第４の実施例におけるキャッジ５装置
と命令読出し装置の構成図を示すものである。本実施例
のキャッシュ装置と命令読出し装置においては、１命令
あたりの語長は１６ビツトの整数倍であり、命令コード
は３２ビツトのアドレス空間の半語境界に整列されてい
る。またアドレスは８ビット単位に割当てられ、命令コ
ードはその先頭の８ビツトに割当てられたアドレスで識
別される。第１図において、ｌは読出しを行なう４半語
の命令コードの先頭アドレスの上位２９ビツトを保持す
る読出しポインタ、２は読出しポインタ１に保持される
読出しを行なう４半語の命令フードの先頭アドレスの上
位２９ビツトに続く２ビツト（以下ではアドレスの上位
２９ビツトに続く２ビツトを半語識別２ビツトと称す）
を保持する半語識別レジスタ、３は４半語境界に整列し
た命令コードとその先頭アドレスとを対にして格納し、
読出しポインタ１の値で検索して半語識別レジスタ２の
値で検索されたエントリに格納された命令コードを選択
し４半語の命令コードを出力する命令キャッシュ、４は
分岐が成立した分岐命令のアドレスと分岐先アドレスと
を対にして格納し、読出しポインタ１の値で検索して半
語識別レジスタ２の値で検索されたエントリを選択し格
納された分岐先アドレスを読出す分岐履歴テーブル、５
は読出しポインタｌに保持された読出しアドレスの上位
２９ビツトに１を加算するポインタ増分器、６はポイン
タ増分器５の出力であるｌ増加した読出しアドレスの上
位２９ビツトと分岐履歴テーブル４から得られる分岐先
アドレスの上位２９ビツトとを分岐履歴テーブル４のヒ
ツト信号により選択するポインタ入力セレクタである。

第２図は第１図に示す命令キャッシュ３の詳細構成図を
示すものである。第２図において、３゜１はアドレスの
上位２２ビツトを格納し読出しポインタ１の値で検索を
行なう１２８エントリからなるアドレスタグ部、３０２
は４半語境界に整列した８４ピツトの命令コードを格納
しアドレスタグ部３０１で検索されたエントリの命令コ
ードを半語識別レジスタ２の値で選択し４半語の命令コ
ードを出力する１２８エントリからなるデータ部、３０
３は７ビツトのセレクタ、３０４はアドレスの上位から
２３〜２９ビツト目の７ビツトをデコードして読出し・
書込みを行なうエントリを２つ選択するアドレスデコー
ダ、３０５はアドレスの上位２２ビツトを保持するアド
レスラッチ、３０Ｂ、３０７．３０８．３０９はそれぞ
れ４半語境界に整列した命令コードの第１半語、第２半
語、第３半語、第４半語を保持するデータラッチ、３１
０はアドレスデコーダ３０４で選択された２つのエント
リのうちアドレスの小さいエントリのアドレスラッチ３
０５に対してアドレスの上位２２ビツトの読出し―書込
みを行なうアドレスドライバ、３１１はアドレスデコー
ダ３０４で選択された２つのエントリのうちアドレスの
大きいエントリのアドレスラッチ３０５に対してアドレ
スの上位２２ビツトの読出しを行なうアドレスドライバ
、３１２はアドレスデコーダ３０４で選択された２つの
エントリのうちアドレスの小さいエントリのデータラッ
チ３０６に対して命令コードの第１半語の書込みと半語
識別レジスタ２の値が０ならば読出しを行ない、アドレ
スの大きいエントリのデータラッチ３０６に対して半語
識別レジスタ２の値が１以上ならば命令フードの第１半
語の読出しを行なうデータドライバ、３１３はアドレス
デコーダ３０４で選択された２つのエントリのうちアド
レスの小さいエントリのデータラッチ３０７に対して命
令コードの第２半語の書込みと半語識別レジスタ２の値
が１以下ならば読出しを行ない、アドレスの大きいエン
トリのデータラッチ３０７に対して半語識別レジスタ２
の値が２以上ならば命令コードの第２半語の読出しを行
なうデータドライバ、３１４はアドレスデコーダ３０４
で選択された２つのエントリのうちアドレスの小さいエ
ントリのデータラッチ３０８に対して命令コードの第３
半語の書込みと半語識別レジスタ２の値が２以下ならば
読出しを行ない、アドレスの大きいエントリのデータラ
ッチ３０８に対して半語識別レジスタ２の値が３ならば
命令コードの第３半語の読出しを行なうデータドライバ
、３１５はアドレスデコーダ３０４で選択された２つの
エントリのうちアドレスの小さいエントリのデータラッ
チ３０９に対して命令コードの第４半語の書込みと読出
しを行なうデータドライバで、３０５から３１５の添字
１１　ｊはそれぞれ１番目、１番目のエントリを示す。

３１Ｂはアドレスデコーダ３０４で選択された２つのエ
ントリのうちアドレスの小さいエントリのアドレスラッ
チ３０５の値と読出しポインタ１に保持された読出しア
ドレスの上位２２ビツトとの一致を検出する第１アドレ
スタグ比較器、３１７はアドレスデコーダ３０４で選択
された２つのエントリのうちアドレスの大きいエントリ
のアドレスラッチ３０５の値と読出しポインタ１に保持
された読出しアドレスの−Ｆ位２２ビットとの一致を検
出する第２アドレスタグ比較器、３１８は第１アドレス
タグ比較器３１６と第２アドレスタグ比較５３１７の出
力の論理積をとり、アドレスデコーダ３０４で選択され
た２つのエントリのデータ部の命令コードが連続するこ
とを示す信号を生成する論理積回路である。

また第３図は第１図に示す分岐履歴テーブル４の詳細構
成図を示すものである。第３図において、４０１は分岐
命令のアドレスの上位２９ビツトを格納し読出しポイン
タ１の値で検索を行なうアドレスタグ部、４０２は分岐
命令のアドレスの半語識別２ビツトと分岐先アドレスの
上位３１ビツトを格納し、アドレスタグ部４０１で検索
されたエントリを格納した分岐命令のアドレスの半語識
別２ビツトと半語識別レジスタ２の値で選択し分岐先ア
ドレスを出力するデータ部、４０３は分岐命令のアドレ
スの上位２９ビツトを保持するアドレスラッチ、４０４
は分岐命令のアドレスの上位２９ビツトから１減算した
値を保持する前アドレスラッチ、４０５は分岐命令・の
アドレスの半語識別２ビツトを保持する分岐位置識別ラ
ッチ、４０６は分岐先アドレスの上位３１ビツトを保持
するデータラッチ、４０７はアドレスラッチ４０３の値
と読出しポインタｌに保持された読出しアドレスとの一
致を検出する第１アドレスタグ比較器、４０８は前アド
レスラッチ４０４の値と読出しポインタ１に保持された
読出しアドレスとの一致を検出する第２アドレスタグ比
較器、４０９は第１アドレスタグ比較器４０７により検
出されるアドレスラッチ４０３の値と読出しアドレスと
が一致するエントリに対しては半語識別レジスタ２の値
が分岐位置識別ラッチ４０５の値より大きいか等しくな
るエントリと、第２アドレスタグ比較器４０８により検
出される前アドレスラッチ４０４の値と読出しアドレス
とが一致するエントリに対しては半語識別レジスタ２の
値が分岐位置識別ラッチ４０５の値より小さくなるエン
トリのうち、分岐位置識別ラッチ４０５の値から半語識
別レジスタ２の値を減じた値（２ビツトの符号無し減算
結果）が最も小さくなるエントリを選択する読出しエン
トリ優先回路、４１０はデータラッチ４０６に対して分
岐先アドレスの読出し・書込みを行なうデータドライバ
で、４０３から４１０の添字Ｉｓ　　Ｊはそれぞれｉ番
目、ｊ番目のエントリを示す。４１１は分岐命令のアド
レスの上位２９ビツトから１を減算するアドレス減算器
、４１２はすへてのエントリの読出しエントリ優先回路
４０９の出力の論理和をとり、分岐履歴テーブル４がヒ
ツトし有効な分岐先アドレスが出力されることを示す信
号を生成する論理和回路、４１７は分岐先アドレスをデ
ータ部４０２に格納する際に書込むエントリを決定する
入換エントリ決定回路である。

第４図（ａ）は第３図に示す各エントリの読出しエント
リ優先回路４０９の詳細構成図を示すものである。４１
３は分岐位置識別ラッチ４０５の値をＡ入力、半語識別
レジスタ２の値をＢ入力としてＡ−Ｈの減算結果ＯＵＴ
とキャリＣＲＹを出力する減算器で、入力Ａ、　　Ｂと
出力ＯＵＴ、ＣＲＹの関係は同図（ｂ）に示す通りであ
る。４１４は減算器４１３の減算結果ＯＵＴをデコード
するデコーダ、４１５は第１アドレスタグ比較器４０７
と第２アドレスタグ比較器４０８と減算器４１３の出力
により、アドレスラッチ４０３の値と読出しアドレスと
が一致するエントリのうち半語識別レジスタ２の値が分
岐位置識別ラッチ４０５の値より大きいか等しくなるエ
ントリと、前アドレスラッチ４０４の値と読出しアドレ
スとが一致するエントリのうち半語識別レジスタ２の値
が分岐位置識別ラッチ４０５の値よりホさくなるエント
リとを選択する論理回路、４１６はデコーダ４１４の出
力を用いて論理回路４１５で選択されたエントリのうち
分岐位置識別ラッチ４０５の値から半語識別レジスタ２
の値を減じた値（２ビツトの符号無し減算結果）が最も
小さくなるエントリを選択する論理回路である。

以上のように構成された本実施例のキャッシュ装置と命
令読出し装置について、以下その動作を説明する。

読出しポインタｌと半語識別レジスタ２にそれぞれ読出
しを行なうアドレスの上位２９ビツトとそれに続く２ビ
ツトを格納し、同時に命令キャッシュ３を信号線１ｏｏ
ｔにより得られる読出しポインタｌの値で検索する。

はじめに、このアドレスが初めて読出されるアドレスで
ある場合を説明する。

命令キャッシュ３は検索するアドレスが初めて読出され
るアドレスであるためヒツトしない。このとき、半語識
別レジスタ２の値を無視して外部にある記憶装置から４
半語境界に区切られた４半語の命令コードの読出しを行
ない、このときの読出しアドレスの上位２９ビツト（下
位３ビツトは０につき不要）と読出した６４ビツトの命
令コードとをそれぞれ信号線１００３と信号線１００４
とを通じて命令キャッシュ３に格納する。命令キャッシ
ュ３では信号線１００３から得られる２９ビツトのアド
レスの下位７ビツトをセレクタ３０３を経てアドレスデ
コーダ３０４に入力し格納するエントリを選択する。こ
こで第２図に示すｉ番目のエントリが選択されたとする
と、アドレスデコーダ３０４の出力のうち信号線３００
１ｉのみに信号が現れる。この信号線３００１ｉの信号
によりアドレスドライバ３１０１が作動し、信号線１０
０３からアドレスの上位２２ビツトを取込み、アドレス
ラッチ３０５ｉに書込む。同様にデータドライバ３１２
ｔ１　データドライバ３１３ｔｓ　　データドライバ３
１４　ｉｓ　　データドライバ３１５１が作動し、信号
線１００４からそれぞれ命令コードの第１半語、第２半
語、第３半語、第４半語を取込み、データラッチ３０６
ｉ、　　データラッチ３０７１１　データラッチ３０８
１１　　データラッチ３０９ｉに書込む。信号線３００
１ｉはアドレスドライバ３１１Ｌ　　データドライバ３
１２　ｊ、　　データドライバ３１３　ｊ、　　データ
ドライバ３１４ｊにも接続されているが、いずれも書込
み時には作動しない。

以上の動作と並行して、ポインタ増分器５で読出しポイ
ンタ１の読出しアドレスの上位２９ビツトを１増加させ
る。しかしこの増分されたアドレスについても初めて読
出されるアドレスであれば、命令キャッシュ３はヒツト
せず、上に述べた命令キャッシュ３への命令コードの格
納を繰返す。

外部にある記憶装置から読出された４半語の命令コード
が外部にある解読実行装置で解読実行された結果、この
命令コードの中に分岐命令が含まれ、分岐が成立した場
合は、上記の命令キャッシュ３への命令コードの格納と
独立に、この分岐命令のアドレスの上位３１ビツトと分
岐先アドレスの上位３１ビツト（いずれも最下位ビット
は０につき不要）とをそれぞれ信号線１００７と信号線
１００８を通じて分岐履歴テーブル４に格納する。

分岐履歴テーブル４では入換エントリ決定回路４１７で
格納するエントリを選択する。ここで第３図に示すｉ番
目のエントリが選択されたとすると、信号線１００７か
ら分岐命令のアドレスの上位２９ビツトを取込みアドレ
スラッチ４０３１に書込むとともに、アドレス減算器４
１１で１減算し信号線４００４を通じ前アドレスラッチ
４０４１に書込む。同時に信号線４００５を通じて分岐
命令のアドレスの半語識別２ビツトを分岐位置識別ラッ
チ４０５１に書込み、またデータドライバ４１０Ｉが作
動し信号線１００８から分岐先アドレスの上位３１ビツ
トを取込みデータラッチ４０６１に書込む。

次に、過去に外部にある記憶装置から読出され既に命令
キャッシュ３に格納されている命令コードの読出しアド
レスが読出しポインタ１と半語識別レジスタ２にそれぞ
れ上位２９ビツトとそれに続く２ビツトに分かれて指定
される場合を説明する。ここでの読出しアドレスは４半
語境界上のアドレスでなくてもよい。

命令キャッシュ３は検索するアドレスがアドレスタグ部
３０１に保持するアドレスと一致するためヒツトする。

即ち、命令キャッシュ３では信号線１００１から得られ
・る読出しポインタ１の２９ビツトのアドレスの下位７
ビツトをセレクタ３０３を経てアドレスデコーダ３０４
に入力し読出すエントリを選択する。ここで第２図に示
すｉ番目のエントリが選択されたとすると、アドレスデ
コーダ３０４の出力のうち信号線３００１ｉのみに信号
が現れる。この信号線３００１ｉの信号によリアドレス
ドライバ３１０１とアドレスドライバ３１１ｊが作動し
、アドレスラッチ３０５１の値とアドレスラッチ３０５
ｊの値がそれぞれ信号線３００２と信号線３００３に読
出され、第１アドレスタグ比較＠３１６と第２アドレス
タグ比較器３１７において読出しポインタ１の読出しア
ドレスの上位２２ビツトと比較される。信号線３００２
と信号線３００３に読出された値はいずれも過去に読出
しを行なったアドレスの上位２２ビツトであるから比較
はともに−散し、論理積回路３１８はｉ番目のエントリ
とｊ番目のエントリのデータ部の命令コードが連続する
ことを示すヒツト信号を信号線１００６に出力する。ま
た信号線３００１ｉの信号によりデータドライバ３１２
１〜３１４ｊが作動するが、信号線１００２で得られる
半語識別レジスタ２の値によって動作が異なる。

これを第５図の命令配置図を用いて説明する。同図（ａ
）は４半語境界のアドレスｒムから８つの半語からなる
命令フードＯＰＯ〜ＯＰ７が存在する場合を示している
。

（１）半語識別レジスタ２の値がＯのとき信号線３００
１ｉの信号および信号線１００２の値によりデータドラ
イバ３１２ｉｓ　　データドライバ３１３１１　データ
ドライバ３１４　Ｌ　　データドライバ３１５１が作動
し、データラッチ３０６１１データラツチ３０７１％　
　データラッチ３０８１％データラッチ３０９１に保持
している４半語境界に整列した命令コードの第１半語０
ＰＯ１第２半語ＯＰ１、第３半語ＯＰ２、第４半語ＯＰ
３がそれぞれ信号線３００４、信号線３００５、信号線
３００６、信号線３００７に出力され、読出しポインタ
１と半語識別レジスタ２に格納される読出しアドレスｎ
で示される４半語境界の第１半語から始まる４半語の命
令コードが信号線１００５から同図（ｂ）に示すように
得られる。

（２）半語識別レジスタ２の値が１のとき信号線３００
１ｉの信号および信号線１００２の値によりデータドラ
イバ３１３ｓｓ　　データドライバ３１４　ｉｌ　　デ
ータドライバ３１５ｔ１　データドライバ３１２ｊが作
動し、データラッチ３０７ｉｓデータラツチ３０８　ｉ
ｌ　　データラッチ３０９１に保持している４半語境界
に整列した命令コードの第２半語ＯＰ１、第３半語ＯＰ
２、第４半語ＯＰ３と、データラッチ３０６　ｊに保持
している上に続（４半語境界に整列した命令コードの第
１半語ＯＰ４がそれぞれ信号線３００５、信号線３００
６、信号線３００７、信号線３００４に出力され、読出
しポインタ１と半語識別レジスタ２に格納される読出し
アドレスｎ＋２で示される４半語境界の第２半語から始
まる４半語の命令コードが信号線１００５から同図（Ｃ
）に示すように得られる。

（３）半語識別レジスタ２の値が２のとき信号線３００
１ｉの信号および信号線１００２の値によりデータドラ
イバ３１４Ｌ　　データドライバ３１５１１　　データ
ドライバ３１２　ＪＮ　　データドライバ３１３ｊが作
動し、データラッチ３０８ｉ１デークラツチ３０９１に
保持している４半語境界に整列した命令コードの第３半
語ＯＰ２、第４半語ＯＰ３と、データラッチ３０６ｊ、
　　データラッチ３０７ｊに保持している上に続く４半
語境界に整列した命令コードの第１半語ＯＰ　４、第２
半語ＯＰ５がそれぞれ信号線３００８、信号線３００７
、信号線３００４、信号線３００５に出力され、読出し
ポインタ１と半語識別レジスタ２に格納される読出しア
ドレスｎ＋４で示される４半語境界の第３半語から始ま
る４半語の命令コードが信号線１００５から同図（ｄ）
に示すように得られる。

（４）半語識別レジスタ２の値が３のとき信号線３００
１　ｉの信号および信号線１００２の値によりデータド
ライバ３１５１１　データドライバ３１２　ｊｔ　　デ
ータドライバ３１３　Ｌ　　データドライバ３１４ｊが
作動し、データラッチ３０９１に保持している４半語境
界に整列した命令フードの第４半語ＯＰ３と、データラ
ッチ３０８ｊ１　データラッチ３０７　Ｊ　Ｎ　　デー
タラッチ３０８ｊに保持している上に続く４半語境界に
整列した命令コードの第１半語ＯＰ４、第２半語ＯＰ　
５、第３半語ＯＰ６がそれぞれ信号線３００７、信号線
３００４、信号線３００５、信号線３００６に出力され
、読出しポインタ１と半語識別レジスタ２に格納される
読出しアドレスｎ＋６で示される４半語境界の第４半語
から始まる４半語の命令コードが信号線１００５から同
図（ｅ）に示すように得られる。

このとき命令キャッシュ３が出力する命令コード中に分
岐命令が含まれ、過去にその分岐が成立した場合は、今
回も分岐が成立する可能性が高い。

そこで分岐履歴テーブル４を同じく信号線１００１によ
り得られる読出しポインタ１の値で検索する。この動作
を第６図の命令配置図に示す例で説明する。同図は４半
語境界のアドレスｎに対してｎ＋２、ｎ＋８、ｎ＋１２
、ｎ十ｔ４の位置に半語からなる分岐命令ＢｃｃＯ１Ｂ
ｃｃｌ、Ｂｃｃ２、Ｂｃｃ３が存在する場合を示してい
る。これらの４つの分岐命令はいずれも過去に実行され
分岐が成立し、その分岐先アドレス等が分岐履歴テーブ
ル４に格納されているものとする。ここで分岐命令Ｂｃ
ｃＯに関する情報が分岐履歴テーブル４め１番目のエン
トリに、分岐命令Ｂｃｃｌに関する情報がｊ番目のエン
）　ＩＪに、分岐命令Ｂｃｃ２に関する情報かに番目の
エントリに、分岐命令Ｂｃｃ３に関する情報がｍ番目の
エントリに格納されているものとすると、アドレスラッ
チ４０３１とアドレスラッチ４０３ｊにはアドレスｎの
上位２９ビツトが、アドレスラッチ４０３にとアドレス
ラッチ４０３ｍにはアドレスｎ＋８の上位２９ビツト（
即ち、アドレスｎの上位２９ビツト＋１）が、前アドレ
スラッチ４０４１と前アドレスラッチ４０４ｊにはアド
レスｎの上位２９ビット−１が、前アドレスラッチ４０
４にと前アドレスラッチ４０４ｍにはアドレスｎ＋８の
上位２９ビット−１（即ち、アドレスｎの上位２９ビツ
ト）が格納され、分岐位置識別ラッチ４０５１には１が
、分岐位置識別ラッチ４０５ｊには３が、分岐位置識別
ラッチ４０５ｋには２が、分岐位置識別ラッチ４０５ｍ
には３が格納され、データラッチ４０６１には分岐命令
ＢｃｃＯの分岐先アドレスの上位３１ビツトが、データ
ラッチ４０６ｊには分岐命令Ｂｃｃ１の分岐先アドレス
の上位３１ビツトが、データラッチ４０６ｋには分岐命
令Ｂｃｃ２の分岐先アドレスの上位３１ビツトが、デー
タラッチ４０８ｍには分岐命令Ｂｃｃ３の分岐先アドレ
スの上位３１ビツトが格納されている。添字ｋｔｍを持
つ構成要素については第３図には示されていないが、添
字Ｌ　　ｊと同様である。

第６図に斜線で示すアドレスｎ＋６から４半語を命令キ
ャッシュ３から読出す場合を想定する。

このとき読出しポインタ１の値はアドレスｎの上位２９
ビツト、半語識別レジスタ２の値は３である。第１アド
レスタグ比較器４０７において信号線１００１から得ら
れるアドレスｎの上位２９ビツトとアドレスラッチ４０
３の値との一致が検出され、ｉ番目のエントリの第１ア
ドレスタグ比較器４０７ｉにより信号線４００１ｉとｊ
番目のエントリの第１アドレスタグ比較ｎ４０７ｊによ
り信号線４００１ｊに信号が現れる。また、第２アドレ
スタグ比較器４０８において信号線１００１から得られ
るアドレスｎの上位２９ビツトと前アドレスラッチ４０
４の値との一致が検出され、ｋ番目のエントリの第２ア
ドレスタグ比較器４０８ｋにより信号線４００２にとｍ
番目のエントリの第２アドレスタグ比較器４０８ｍによ
り信号線４００２ｍに信号が現れる。信号線４００１お
よび信号線４００２を受けて各エントリの読出しエント
リ優先回路４０９が以下のように働く。

（１）ｉ番目のエントリの読出しエントリ優先回路４０
９１ 減算器４１３１において分岐位置識別ラッチ４゜５ｉの
値から半語識別レジスタ２の値を減じた結果キャリＣＲ
ＹがＯになり、論理回路４１５１は論理Ｏを出力する。

これを受けて論理回路４１６１の３つのオープンコレク
タのゲートは論理１を出力するため信号線４００　Ｂ、
信号線４００７、信号線４００８を低電位にすることは
ない。また、信号線４００３ｉには論理Ｏが出力される
。以上は、分岐命令Ｂｃ　ｃＯが命令キャッシュ３から
読出される４半語に含まれないことによる。

（２）ｊ番目のエントリの読出しエントリ優先回路４０
９ｊ 減算器４１３ｊにおいて分岐位置識別ラッチ４゜５ｊの
値から半語識別レジスタ２の値を減じた結果キャリＣＲ
Ｙが１になり、論理回路４１５ｊは信号線４００１ｊに
示される論理１とにより論理１を出力する。また減算結
果ＯＵＴは値Ｏになり、デコーダ４１４ｊは０を示す出
力線を論理１にする。これらを受けて論理回路４１６ｊ
は最上段のオープンコレクタのゲートに論理０を出力す
るため信号線４００６が低電位になり、信号線４００３
ｊには論理１が出力される。以上は、分岐命令Ｂｃｃ　
１が命令キャッシュ３から読出される４半語に含まれ、
分岐命令Ｂｃｃ１のアドレスが読出しアドレスに最も近
いことによる。

（３）ｋ番目のエントリの読出しエントリ優先回路４０
９に 減算器４１３ｋにおいて分岐位置識別ラッチ４０５にの
値から半語識別レジスタ２の値を減じた結果キャリＣＲ
Ｙが０になり、論理回路４１５には信号線４００２ｋに
示される論理ｌとにより論理１を出力する。また減算結
果ＯＵＴは値３になり、デコーダ４１４　ｋは３を示す
出力線を論理１にする。しかし信号線４００θが低電位
、即ち論理０であるため論理回路４１６にはいずれのオ
ープンコレクタのゲートにも論理０を出力できず、信号
線４００３ｋには論理Ｏが出力される。以上は、分岐命
令Ｂｃｃ２が命令キャッシュ３から読出される４半語に
含まれるが、他により読出しアドレスに近いアドレスに
分岐命令が存在することによる。

（４）ｍ番目のエントリの読出しエントリ優先回路４０
９ｍ 減算器４１３ｍにおいて分岐位置識別ラッチ４０５ｍの
値から半語識別レジスタ２の値を減じた結果キャリＣＲ
Ｙが１になり、論理回路４１５ｍは論理０を出力する。

これを受けて論理回路４１６ｍの３つのオープンコレク
タのゲートは論理１を出力するため信号線４００　Ｂ、
信号線４００７、信号線４００８を低電位にすることは
ない。また、信号、ＩＩ　４００３　ｍには論理Ｏが出
力される。以上は、分岐命令Ｂｃｃ３が命令キャッシュ
３から読出される４半語に含まれないことによる。

読出しエントリ優先回路４０９ｊからの信号線４００３
ｊによりデータドライバ４１０ｊが作動し、データラッ
チ４０６ｊに保持している分岐命令Ｂｃｃｌの分岐先ア
ドレスの上位３１ビツトが信号線１００９に出力される
。また信号線４００３ｊにより論理和回路４１２は信号
線１０１０にヒツト信号を出力する。

ポインタ入力セレクタ６は信号線１０１０のヒツト信号
を受けて、読出しポインタ１の入力をポインタ増分器５
の出力から分岐履歴テーブル４の信号線１００９で得ら
れる分岐命令Ｂｃｃ　１の分岐先アドレスの上位２９ビ
ツトに切換え、同時に信号線１００９の下位２ビツトで
得られる分岐命令Ｂｃａｌの分岐先アドレスの半語識別
２ビツトを半語識別レジスタ２に格納する。続いて命令
キャッシュ３は、同様に読出しポインタ１と半語識別レ
ジスタ２の値に基づいて、分岐命令ＢＣＣ１の分岐先ア
ドレスで示される４半語の読出しを行なう。

以上のように本実施例によれば、アドレスデコータ３０
４でエントリを２つ選択し、この２つのエントリのアド
レスタグを第１アドレスタグ比較器３１６と第２アドレ
スタグ比較器３１７で比較して２つのエントリに格納さ
れている命令コードが連続することを検証するとともに
、データドライバ３１２〜３１５を半語識別レジスタ２
の値で制御することにより、この２つのエントリから命
令のアライメントに関係なく任意の読出しアドレスによ
って示される４半語の語長の命令コードを読出すことの
できる命令キャッシュを実現することができる。

また本実施例によれば、エントリに分岐命令の４半語境
界のアドレスの１つ前の４半語境界のアドレスを格納す
る前アドレスラッチ４０４とそれと読出しアドレスの一
致を検出する第２アドレスタグ比較器４０８を設けて命
令キャッシュ３が読出す４半語を完全に含む４半語境界
に整列した８半語中に存在する分岐命令の分岐先アドレ
スを格納する全エントリを抽出し、読出しエントリ優先
回路４０９で半語識別レジスタ２の値と分岐命令のアド
レスの半語識別２ビツトで選択を行なうことにより、読
出しアドレスを起点とする４半語内の最も読出しアドレ
スに近い位置にある分岐命令の分岐先アドレスを読出す
ことのできる分岐履歴テーブルを実現することができる
。

また本実施例によれば、読出しアドレスで命令キャッシ
ュ３と分岐履歴テーブル４を検索し、分岐履歴テーブル
４がヒツトしたとき、分岐履歴テーブル４から得られる
分岐先アドレスで再び命令キャッシュ３と分岐履歴テー
ブル４を検索することにより、命令アライメントに関係
なく常に４半語の命令コードを読出すことができ、また
読出された命令コードの中に分岐命令がいずれの位置に
あってもまた複数の分岐命令が含まれていても最初に実
行されるべき分岐命令の分岐の予測だけを行なう命令読
出し装置を実現することができる。

第７図は本発明の第２の実施例のキャッシュ装置と命令
読出し装置における命令キャッシュ３の詳細構成図を示
すものである。他の構成要素は第１図に示す第１の実施
例と同一である。第７図において、３２１はアドレスの
上位２９ビツトを格納し読出しポインタ１の値で検索を
行なうアドレスタグ部、３２２は４半語境界に整列した
６４ビツトの命令コードを格納しアドレスタグ部３２１
で検索されたエントリの命令コードを半語識別レジスタ
２の値で選択し４半語の命令コードを出力するデータ部
、３２３はアドレスの上位２９ビツトを保持するアドレ
スラッチ、３２４はアドレスの上位２９ビツトから１減
算した値を保持する前アドレスラッチ、’３２５．３２
６．３２７．３２８はそれぞれ４半語境界に整列した命
令コードの第１半語、第２半語、第３半語、第４半語を
保持するデータラッチ、３２９はアドレスラッチ３２３
の値と読出しポインタｌに保持された読出しアドレスと
の一致を検出する第１アドレスタグ比較器、３３０は前
アドレスラッチ３２４の値と読出しポインタ１に保持さ
れた読出しアドレスとの一致を検出する第２アドレスタ
グ比較器、３３１は命令コードを書込むエントリのデー
タラッチ３２５に対してその第１半語を書込み、第１ア
ドレスタグ比較器３２９で一致が検出されるエントリの
データラッチ３２５に対して半語識別レジスタ２の値が
０ならば読出しを行ない、第２アドレスタグ比較器３３
０で一致が検出されるエントリのデータラッチ３２５に
対して半語識別レジスタ２の値が１以上ならば読出しを
行なうデータドライバ、３３２は命令コードを書込むエ
ントリのデータラッチ３２８に対してその第１半語を書
込み、第１アドレスタグ比較器３２８で一致が検出され
るエントリのデータラッチ３２６に対して半語識別レジ
スタ２の値が１以下ならば読出しを行ない、第２アドレ
スタグ比較器３３０で一致が検出されるエントリのデー
タラッチ３２６に対して半語識別レジスタ２の値が２以
上ならば読出しを行なうデータドライバ、３３３は命令
フードを書込むエントリのデータラッチ３２７に対して
その第１半語を書込み、第１アドレスタグ比較器３２９
で一致が検出されるエントリのデータラッチ３２７に対
して半語識別レジスタ２の値が２以下ならば読出しを行
ない、第２アドレスタグ比較器３３０で一致が検出され
るエントリのデータラッチ３２７に対して半語識別レジ
スタ２の値が３ならば読出しを行なうデータドライバ、
３３４は命令コードを書込むエントリのデータラッチ３
２８に対してその第１半語を書込み、第１アドレスタグ
比較器３２９で一致が検出されるエントリのデータラッ
チ３２８に対して読出しを行なうデータドライバで、３
２３から３３４の添字１１　Ｊはそれぞれｉ番目、１番
目のエントリを示す。３３５はアドレスの上位２９ビツ
トから１を減算するアドレス減算器、３３６はすべての
第１アドレスタグ比較器３２９の出力の論理和をとる第
１論理和回路、３３７はすべての第２アドレスタグ比較
器３３０の出力の論理和をとる第２論理和回路、３３８
は第１論理和回路３３６と第２論理和回路３３７の出力
の論理積をとり、第１アドレスタグ比較器３２９で一致
が検出されるエントリと第２アドレスタグ比較器３３０
で一致が検出されるエントリの命令コードが連続するこ
とを示す信号を生成する論理積回路、３３９は命令コー
ドをデータ部３２２に格納する際に書込むエントリを決
定する入換エントリ決定回路である。

以上のように構成された第２の実施例のキャッシュ装置
と命令読出し装置について、以下その動作を説明する。

ただしここでは第１の実施例と異なる命令キャッシュ３
の書込み動作と読出し動作のみの説明を行なう。他は第
１の実施例の動作と同一である。

く命令キャッシュ３への書込ミ〉 半語識別レジスタ２の値を無視して外部にある記憶装置
から４半語境界に区切られた４半語の命令コードの読出
しを行ない、このときの読出しアドレスの上位２９ビツ
ト（下位３ビツトはＯにつき不要）と読出した６４ビツ
トの命令コードとをそれぞれ信号線１００３と信号線１
００４とを通じて命令キャッシュ３に格納する。命令キ
ャッシュ３では入換エントリ決定回路３３９で格納する
エントリを選択する。ここで第７図に示すｉ番目のエン
トリが選択されたとすると、信号、ｉ！１ｌ１００３か
らアドレスの上位２９ビツトを取込みアドレスラッチ３
２３１に書込むとともに、アドレス減算器３３５で１減
算し信号線３０１３を通じ前アドレスラッチ３２４１に
書込む。同様にデータドライバ３３１ｉ１　データドラ
イバ３３２１％　　データドライバ３３３ｉｚ　　デー
タドライバ３３４１が作動し、信号線１００４からそれ
ぞれ命令コードの第１半語、第２半語、第３半語、第４
半語を取込み、データラッチ３２５ｉ１　データラッチ
３２８ｔ１　データラッチ３２７ｉ１　データラッチ３
２８１に書込む。

く命令キャッシュ３からの読出し〉 ここでの読出しアドレスは４半語境界上のアドレスでな
くてもよい。簡単化のために再び第５図の命令配置図に
示す例を用いて説明する。ここで４半語境界のアドレス
ｎの４半語の命令コードがｉ番目のエントリに、次の４
半語境界のアドレスｎ＋８の４半語の命令コードがｊ番
目のエントリに格納されているものとすると、アドレス
ラッチ３２３１にはアドレスｎの上位２９ビツトが、ア
ドレスラッチ３２３ｊにはアドレスｎ＋８の上位２９ビ
ツト（即ち、アドレスｎの上位２９ビツト＋１）が、前
アドレスラッチ３２４１にはアドレスｎの上位２９ビッ
ト−１が、前アドレスラッチ３２４ｊにはアドレスｎ＋
８の上位２９ビット−１（即ち、アドレスｎの上位２９
ビツト）が格納され、データラッチ３２５１〜３２８１
には命令コードＯＰＯ〜ＯＰ３が、データラッチ３２５
ｊ〜３２８ｊには命令フードＯＰ４〜ＯＰ７が格納され
ている。この命令キャッシュ３に対してアドレスｎ１　
　アドレスｎ　＋　２％　　アドレスｎ＋４、アドレス
ｎ＋８のいずれかの読出しアドレスで読出す場合を想定
する。このとき読出しポインタｌの値はアドレスｎの上
位２９ビツト、半語識別レジスタ２の値はそれぞれ０．
１．２．３である。第１アドレスタグ比較器３２９にお
いて信号線１００１から得られるアドレスｎの上位２９
ビツトとアドレスラッチ３２３の値とＱ一致が検出され
、ｉ番目のエントリの第１アドレスタグ比較器３２９１
により信号線３０１１ｉに信号が現れる。また、第２ア
ドレスタグ比較器３３０において信号線１００１から得
られるアドレスｎの上位２９ビツトと前アドレスラッチ
３２４の値との一致が検出され、ｊ番目のエントリの第
２アドレスタグ比較器３３０ｊにより信号線３０１２ｊ
に信号が現れる。

信号線３０１１ｉと信号線３０１２ｊの信号を受けてデ
ータドライバ３１２１〜３１４ｊが作動するが、信号線
１００２で得られる半語識別レジスタ２の値によって動
作が異なる。

（１）半語識別レジスタ２の値がＯのとき信号線３０１
１ｉの信号および信号線１００２の値によりデータドラ
イバ３３１ｉｓ　　データドライバ３３２Ｌ　　データ
ドライバ３３３１１　　データドライバ３３４１が作動
し、データラッチ３２５　ｉ１データラッチ３２８ｉｘ
　　データラッチ３２７ｉ。

データラッチ３２８１に保持している４半語境界に整列
した命令コードの第１半語０ＰＯ１第２半語ＯＰＩ、第
３半語ＯＰ２、第４半語ＯＰ３がそれぞれ信号線３０１
４、信号線３０１５、信号線３０１　Ｅｌ、信号線３０
１７に出力され、読出しポインタｌと半語識別レジスタ
２に格納される読出しアドレスｎで示される４半語境界
の第１半語から始まる４半語の命令コードが信号線１０
０５がら同図（ｂ）に示すように得られる。

（２）半語識別レジスタ２の値が・１のとき信号線３０
１１ｉの信号および信号線１００２の値によりデータド
ライバ３３２１％　　データドライバ３３３ｉｚ　　デ
ータドライバ３３４１が、信号線３０１２ｊの信号およ
び信号線１００２の値によりデータドライバ３３１ｊが
作動し、データラッチ３２６１Ｎ　　データラッチ３２
７１Ｎ　　データラッチ３２８１に保持している４半語
境界に整列した命令コードの第２半語ＯＰｌ、　第３半
語ＯＰ２、第４半語ＯＰ３と、データラッチ３２５ｊに
保持している上に続く４半語境界に整列した命令コード
の第１半語ＯＰ４がそれぞれ信号線３ｏ１５、信号線３
０１６、信号線３０１７、信号線３０１４に出力され、
読出しポインタ１と半語識別レジスタ２に格納される読
出しアドレスｎ＋２で示される４半語境界の第２半語か
ら始まる４半語の命令コードが信号線１００５から同図
（Ｃ）に示すように得られる。

（３）半語識別レジスタ２の値が２のとき信号線３０１
１ｉの信号および信号線１００２の値によりデータドラ
イバ３３３Ｌ　　データドライバ３３４１が、信号線３
０１２ｊの信号および信号線１００２の値によりデータ
ドライバ３３１Ｌデータドライバ３３２ｊが作動し、デ
ータラッチ３２７Ｌ　　データラッチ３２８１に保持し
ている４半語境界に整列した命令コードの第３半語ＯＰ
２、第４半語ＯＰ３と、データラッチ３２５．Ｌデータ
ラッチ３２６ｊに保持している上に続く４半語境界に整
列した命令フードの第１半語ＯＰ４、第２半語ＯＰ５が
それぞれ信号線３０１６、信号線３０１７、信号線３０
１４、信号線３０１５に出力され、読出しポインタｌと
半語識別レジスタ２に格納される読出しアドレスｎ＋４
で示される４半語境界の第３半語から始まる４半語の命
令コードが信号線１００５から同図（ｄ）に示すように
得られる。

（４）半語識別レジスタ２の値が３のとき信号線３０１
１ｉの信号および信号線１００２の値によりデータドラ
イバ３３４１が、信号線３０１２ｊの信号および信号線
１００２の値によりデータドライバ３３１ｊ１　データ
ドライバ３３２　ｊ１データドライバ３３３ｊが作動し
、データラッチ３２８１に保持している４半語境界に整
列した命令コードの第４半語ＯＰ３と、データラッチ３
２５ｊ１　データラッチ３２６ｊ１　データラッチ３２
７ｊに保持している上に続く４半語境界に整列した命令
コードの第１半語ＯＰ　４、第２半語ＯＰ５、第３半語
ＯＰ６がそれぞれ信号線３０１７、信号線３０１４、信
号線３０１５、信号線３０１６に出力され、読出しポイ
ンタ１と半語識別レジスタ２に格納される読出しアドレ
スｎ＋８で示される４半語境界の第４半語から始まる４
半語の命令コードが信号線１００５から同図（ｅ）に示
すように得られる。

また、信号線３０１１ｉと信号線３０１２ｊの信号を受
けて、論理和回路３３６および論理和回路３３７はとも
に論理１の信号を出力し、論理積回路３３８はｉ番目と
ｊ番目のエントリがヒツトしこれらの命令コードが連続
することを示す信号を信号線１００６に出力する。

以上のように第２の実施例によれば、命令フードの４半
語境界のアドレスの１つ前の４半語境界のアドレスを格
納・する前アドレスラッチ３２４とその値と読出しアド
レスの一致を検出する第２７ドレスタグ比較器３３０を
エントリに設け、読出しポインタに保持される４半語境
界のアドレスまたはその次の４半語境界のアドレスをア
ドレスタグ部３２１に持つ２つのエントリを抽出し、デ
ータドライバ３３１〜３３４を半語識別レジスタ２の値
で制御することにより、この２つのエントリから命令の
アライメントに関係なく任意の読出しアドレスによって
示される４半語の語長の命令コードを読出すことのでき
る命令キャッシュを実現することができる。

なお第１の実施例において、命令キャッシュ３を読出す
ときに第１アドレスタグ比較器３１６と第２アドレスタ
グ比較器３１７により選択された前後２つのエントリの
データ部の命令コードが連続することを検証しているが
、命令キャッシュ３の各エントリにそのエントリの命令
コードがその前のエントリの命令コードと連続すること
を示すフラグを設けて、連続した命令コードを相前後す
るエントリに格納するときにこのフラグを立て、読出す
ときに選択された前後２つのエントリのデータ部の命令
コードが連続することをこのフラグにより検証してもよ
い。

また第１の実施例において、命令キャッシュ３にアドレ
スデコーダ３０４の出力線と半語識別レジスタ２の値と
で制御するデータドライバ３１２〜３１４とアドレスデ
コーダ３０４の出力のみで作動するデータドライバ３１
５とを設け、アドレスデコーダ３０４で選択される２つ
のエントリのデータラッチ３０８〜３０９に格納されて
いる８半語から目的の４半語を選択して出力しているが
、命令キャッシュ３にはアドレスデコーダ３０４の出力
のみで作動するデータドライバのみを設け、アドレスデ
コーダ３０４で選択・される２つの工ントリのデータラ
ッチ３０６〜３０９に格納されている８半語または最後
の半語を除く７半語を出力するようにし、命令キャッシ
ュ３の外部で半語識別レジスタ２の値をもとにして８半
語または７半語から目的の４半語を選択してもよい。

また第１の実施例において、命令キャッシュ３のエント
リ数を１２８に設定しているが、任意のエントリ数で実
施可能である。エントリ数を２のｎ乗（本実施例ではｎ
＝７）とするとき、セレクタ３０３、アドレスデコーダ
３０４のビット数をｎｌ　　アドレスタグ部３０１のす
べての構成要素および第１アドレスタグ比較器３１６、
第２アドレスタグ比較器３１７のビット数を２９−ｎに
すればよい。

また、第１の実施例または第２の実施例において、命令
キャッシュ３のデータ部３０２またはデータ部３２２の
１つのエントリに４半語境界に整列した４半語を格納し
、連続した命令コードを保持する２つのエントリから目
的の４半語を選択しているが、データ部の１つのエント
リに２半語境界に整列した２半語あるいは１半語のみを
格納し、連続した命令コードを保持する３つのエントリ
あるいは４つのエントリから目的の４半語を選択するか
、逆にデータ部の１つのエントリに８半語境界に整列し
た８半語あるいはそれ以上の命令コードを格納し、連続
した命令コードを保持する２つのエントリから目的の４
半語を選択するようにしてもよい。

また第１の実施例または第２の実施例において、分岐履
歴テーブル４に前アドレスラッチ４０４とアドレス減算
器４１１を設けて分岐頑歴テーブル４に分岐先アドレス
を書込むときに分岐命令のアドレスの上位２９ビツトと
その値から１を減じた値をともにアドレスタグ部４０１
に格納し、分岐履歴テーブル４を検索するときに読出し
アドレスの上位２９ビツトがこのどちらかにヒツトする
エントリを検出しているが、読出しアドレスの上位２９
ビツトに１を加えるアドレス加算器を設け、アドレスタ
グ部４０１にはアドレスの上位２９ビツトのみを格納し
ておき、分岐履歴テーブル４を検索するときにアドレス
タグ部４０１の値が読出しアドレスの上位２９ビツトま
たは読出しアドレスの上位２９ビツトに１を加えたもの
にヒツトするエントリを検出するようにしてもよい。

また第１の実施例または第２の実施例において、分岐履
歴テーブル４の読出しエントリ優先回路４０９は減算器
４１３、デコーダ４１４、論理回路４１５および論理回
路４１Ｂを個別の要素として構成しているが、回路の簡
単化を図るため全体を１つにして同じ機能をさせてもよ
い。

また第２の実施例において、命令キャッシュ３に前アド
レスラッチ３２４とアドレス減算器３３５を設けて命令
キャッシュ３に命令コードを書込むときにアドレスの上
位２９ビツトとその値から１を減じた値をともにアドレ
スタグ部３２１に格納し、命令キャッシュ３から命令コ
ードを読出すときに読出しアドレスの上位２９ビツトが
このどちらかにヒツトするエントリを検索しているが、
読出しアドレスの上位２９ビツトに１を加えるアドレス
加算器を設け、アドレスタグ部３２１にはアドレスの上
位２９ビツトのみを格納しておき、命令キャッシュ３か
ら命令コードを読出すときにアドレスタグ部３２１の値
が読出しアドレスの上位２９ビツトまたは読出しアドレ
スの上位２９ビツトに１を加えたものにヒツトするエン
トリを検索するようにしてもよい。

また第２の実施例において、命令キャッシュ３に第１ア
ドレスタグ比較器３２９および第２アドレスタグ比較器
３３０の出力線と半語識別レジスタ２の値とで制御する
データドライバ３３１〜３３３と第１アドレスタグ比較
器３２９の出力のみで作動するデータドライバ３３４と
を設け、第１アドレスタグ比較器３２９および第２アド
レスタグ比較器３３０で選択される２つのエントリのデ
ータラッチ３２５〜３２８に格納されている８半語から
目的の４半語を選択して出力しているが、命令キャッシ
ュ３には第１アドレスタグ比較器３２９または第２アド
レスタグ比較器３３０の出力で作動するデータドライバ
のみを設け、選択される２つのエントリのデータラッチ
３２５〜３２８に格納されている８半語または最後の半
語を除く７半語を出力するようにし、命令キャッシュ３
の外部で半語識別レジスタ２の値をもとにして８半語ま
たは７半語から目的の４半語を選択してもよい。

また第１の実施例は命令キャッシュ３をダイレクトマツ
プ方式で構成し、第２の実施例はフルアソシアティブ方
式で構成しているが、セットアソシアティブ方式で構成
してもよい。

発明の詳細 な説明したように、第１の発明によれば、主記憶上の記
憶内容のアライメントに関係なく任意の読出しアドレス
によって示される目的とする語長の記憶内容を読出すこ
とができる。

また第２の発明によれば、読出し操作の対象となる記憶
内容を識別する識別情報に最も近く、かつ予め定めた範
囲内の識別情報を対とする記憶内容を読出すことができ
る。

また第３の発明によれば、常に予め定めた語数の命令列
を読出すことができ、読出された命令列の中に分岐命令
がいずれの位置にあってもまた複数の分岐命令が含まれ
ていても最初に実行されるべき分岐命令の分岐の予測だ
けを行なうことができる。

また第１および第２の発明によれば、構造が規則的な繰
返しになっているため、半導体集積回路上に実現する場
合でも、実装密度の低下は伴わず、また設計期間の増加
も最小限に抑えることができる。

以上に示すように、本発明の実用的効果はきわめて大き
い。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるキャッシュ装置
と命令読出し装置の構成図、第２図は同実施例の命令キ
ャッシュ３の詳細構成図、第３図は同実施例の分岐履歴
テーブル４の詳細構成図、第４図は同実施例の分岐履歴
テーブル４の読出しエントリ優先回路４０９の詳細構成
図、第５図は第１および第２の実施例の命令キャッシュ
３の動作を説明する命令配置図、第６図は第１の実施例
の分岐履歴テーブル４の動作を説明する命令配置図、第
７図は本発明の第２の実施例のキャッシュ装置と命令読
出し装置における命令キャッシュ３の詳細構成図、第８
図は従来のキャッシュ装置と命令読出し装置の構成図、
第９図は同従来例の命令キャッシュ８の詳細構成図、第
１０図は同従来３・・・命令キャッシュ、４・・・分岐
履歴テーブル、５・・・ポインタ増分器、６・・・ポイ
ンタ入力セレクタ、３０１・・・アドレスタグ部、３０
２・・・データ部、３０３・・・アドレスセレクタ、３
０４・・・アドレスデコーダ、３０５・・・アドレスラ
ッチ、３０６．３０７．３０８．３０９・・・データラ
ッチ、３１０．３１１・・・アドレスドライバ、３１２
．３１３．３１４．３１５・・・データドライバ、３１
Ｂ・・・第１アドレスタグ比較器、３１７・・・第２ア
ドレスタグ比較器、３１８・・・論理積回路、３２１・
・・アドレスタグ部、３２２・・・データ部、３２３・
・・アドレスラッチ、３２４・・・前アドレスラッチ１
，３２５．３２６．３２７．３２８・・・データラッチ
、３２９・・・第１アドレスタグ比較器、３３０・・・
第２アドレスタグ比較器、３３１．３３２．３３３．３
３４・・・データドライバ、３３４・・・アドレス減算
！、３３６．３３７・・・論理和回路、３３８・・・論
理積回路、３３９・・・入換エントリ決定回路、４０１
・・・アドレスタグ部、４０２・・・データ部、４０３
・・・アドレスラッチ、４０４・・・前アドレスラッチ
、４０５・・・分岐位置識別レジスタ、４０６・・・デ
ータラッチ、４０７・・・第１アドレスタグ比較器、４
０８・・・第２アドレスタグ比較器、４０９・・・読出
しエントリ優先回路、４１０・・・データドライバ、４
１１・・・アドレス減算器、４１２・・・論理和回路、
４１３・・・減算器、４１４・・・デコーダ、４１５．
４１６・・・論理回路、４１７・・・入換エントリ決定
回路。 代理人の氏名　弁理士　粟野重孝　ほか１名仝 ミ　　へ （ロ 第 図 （ｂ） 偽 嬉 図 ＋１２） （ｂ） ＯＰＯＯＰＩ　　　　ＯＦ２　　　０Ｐ３ＯＰｔ　　　
　ＯＰＴ　　　　ＯＦ２　　　　ＤＰ３ＯＰ４　　　　
ＤＰＥ　　　　ＯＦ２　　　０Ｐ２ＯＰ４　　　　ＤＰ
Ｅ　　　　ＯＦ２　　　０Ｐ３図 ｉｆ！１０図 第１１図 （α）

Claims (3)

【特許請求の範囲】
1. （１）アドレスにより識別される少なくとも１語以上の
   記憶単位からなる主記憶装置の一部とこのアドレスまた
   はアドレスの一部とを対にして格納する複数の記憶手段
   （エントリ）からなる記憶装置と、前記記憶装置に対す
   る読出し操作において読出しアドレスが前記複数の記憶
   手段（エントリ）に格納されたアドレスまたはアドレス
   の一部に一致する前記記憶手段（エントリ）中の特定の
   記憶手段（エントリ）およびこの記憶手段（エントリ）
   に格納された記憶内容に連続する記憶内容を保持してい
   る少なくとも１つ以上の前記記憶手段（エントリ）を前
   記記憶装置より選択する検索手段と、前記検索手段によ
   って選択された少なくとも１つ以上の前記記憶手段（エ
   ントリ）に格納されている記憶内容を目的とする読出し
   アドレスに対応して前記選択された記憶手段（エントリ
   ）に格納されている記憶単位毎に選択し目的とする語長
   の記憶内容を抽出する記憶内容選択手段とを備え、少な
   くとも１つ以上の前記記憶手段（エントリ）から目的と
   する語長の記憶内容を読出すことを特徴としたキャッシ
   ュ装置。
2. （２）記憶内容とこの記憶内容を識別する識別情報とを
   対にして格納する複数の記憶手段（エントリ）からなる
   記憶装置と、前記記憶装置に対する読出し操作の対象と
   なる記憶内容を識別する識別情報が前記複数の記憶手段
   （エントリ）に格納された識別情報に一致する前記記憶
   手段（エントリ）中の特定の記憶手段（エントリ）およ
   びこの識別情報から決まる一定の範囲に含まれる少なく
   とも１つ以上の前記記憶手段（エントリ）を前記記憶装
   置より選択する検索手段と、前記検索手段によって選択
   された少なくとも１つ以上の前記記憶手段（エントリ）
   のうち読出し操作の対象となる記憶内容を識別する識別
   情報と前記選択された記憶手段（エントリ）に格納され
   ている識別情報との差異が最も小さくなる前記記憶手段
   （エントリ）を選択しこの記憶手段（エントリ）に格納
   されている記憶内容を出力する記憶内容選択手段とを備
   え、少なくとも１つ以上の前記記憶手段（エントリ）か
   ら読出し操作の対象となる記憶内容を識別する識別情報
   に最も近くかつ予め定めた範囲内の識別情報を対とする
   記憶内容を読出すことを特徴としたキャッシュ装置。
3. （３）読出し対象となる命令列を格納している主記憶上
   のアドレスを保持する読出しアドレス保持手段と、一定
   の語数からなる命令列とこの命令列が格納されている主
   記憶上のアドレスまたはアドレスの一部とを対にして格
   納し前記読出しアドレス保持手段の値により常に予め定
   めた語数の命令列が読出される請求項１記載のキャッシ
   ュ装置からなる命令格納手段と、分岐命令の分岐先アド
   レスとこの分岐命令が格納されている主記憶上のアドレ
   スまたはアドレスの一部とを前者を記憶内容として後者
   を識別情報として対にして格納し前記読出しアドレス保
   持手段の値により検索してこの命令読出しアドレスに最
   も近くかつ前記命令格納手段から読出される命令列に含
   まれる分岐命令の分岐先アドレスを前記読出しアドレス
   保持手段に出力する請求項２記載のキャッシュ装置から
   なる分岐予測手段と、前記分岐予測手段が分岐先アドレ
   スを出力しないときは前記読出しアドレス保持手段の値
   を前記命令格納手段から読出される命令列の語数で決ま
   る一定の値だけ増加させるアドレス増分手段とを備え、
   前記命令格納手段から常に予め定めた語数の命令列を読
   出すとともに読出された命令列の中に分岐命令がいずれ
   の位置にあってもまた複数の分岐命令が含まれていても
   最初に実行されるべき分岐命令の分岐の予測だけを行な
   うことを特徴とした命令読出し装置。