JPH0689173A - ブランチ・ヒストリーを持つ命令実行処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ブランチ・ヒストリーを持つ命令実
行処理装置に関し、ブランチ・ヒストリーの効率的な使
用の実現を図ることを目的とする。 【構成】ブランチ・ヒストリーのエントリーを、命令ア
ドレスに対応付けられて、命令フェッチ長と命令語最小
単位長とから規定される個数のブロックで構成し、か
つ、ブランチ・ヒストリーへの登録の際には、分岐命令
の命令アドレスの指すブロックのエントリーに、エント
リーデータを登録するよう構成するとともに、ブランチ
・ヒストリーの参照の際には、命令フェッチ領域に含ま
れる命令語最小単位長毎の命令アドレスを索引アドレス
して、各ブロックのエントリーデータを参照するように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブランチ・ヒストリー
を持つ命令実行処理装置に関し、特に、ブランチ・ヒス
トリーの効率的な使用の実現を図るブランチ・ヒストリ
ーを持つ命令実行処理装置に関する。

【０００２】最近、分岐命令の命令アドレスと、分岐先
命令の命令アドレスとの対応関係を登録管理するブラン
チ・ヒストリーを備えることで、分岐命令をパイプライ
ン処理の損失を伴うことなく実行する命令実行処理装置
が実用化されつつある。このような命令実行処理装置を
実用的なものにしていくためには、ブランチ・ヒストリ
ーの効率的な使用の実現を図る構成の構築が必要であ
る。

【０００３】

【従来の技術】パイプライン処理方式を採用するＣＰＵ
等の命令実行処理装置では、１つの命令の実行の完了を
待たずに、実行サイクルが空けば次々と後続の命令を投
入してその実行を開始する。このことによって性能の増
大を図ってきた。しかしながら、先行する命令の実行結
果が後続の命令の実行に影響を与えることで、先行する
命令の実行を待たなければ後続の命令の実行が開始でき
ないようなことが起こる。このような場合、パイプライ
ンに乱れが生じて性能低下が引き起こされる。

【０００４】例えば、命令の実行は必ずしもパイプライ
ンの１フローの処理では完了しないことがあり、このこ
とは、少なくとも命令語をデコードした後でないと判明
しない。また、命令語の大きさは、その論理仕様によっ
て複数の種類が規定される場合がある。

【０００５】このような場合においては、ある命令語を
フェッチした後、次に実行される命令語の先頭アドレス
は、先にフェッチされた命令語をデコードした後でない
と判明しない。従って、次に実行すべき命令語のアドレ
スと、それがいつ必要になるかは、命令語をフェッチす
る時点では判明しない。このため、次に実行される命令
語のフェッチは、現在実行中の命令語をデコードした後
でないと実行することができず、高性能のパイプライン
の実現を困難にする。

【０００６】分岐命令を実行する場合には更に状況が悪
いものとなる。すなわち、分岐が成立するか否かという
ことと、分岐先の命令アドレスは、分岐命令を実行した
後でないと判明しないため、上記で述べた命令語のデコ
ードよりも更に後のサイクルでないと次に実行される命
令語のフェッチが行えないことになる。

【０００７】この分岐命令の問題点の解決を図るため
に、最近、過去に実行した分岐命令の命令アドレスと、
その分岐先命令の命令アドレスとの対応関係を登録管理
するブランチ・ヒストリーを備える構成を採って、過去
に実行した分岐命令が再び現れるときには、このブラン
チ・ヒストリーから分岐先の命令アドレスを索引してい
くことで、分岐先命令をできるだけ早く命令実行パイプ
ラインに投入していくという構成を採るようになってき
た。

【０００８】

【発明が解決しようとする課題】このブランチ・ヒスト
リーを備えると、確かに、分岐命令に伴うパイプライン
処理の損失をなくすことができる可能性がある。しかし
ながら、従来技術では、具体的に、どのようにブランチ
・ヒストリーを構成して、どのように使用していくのか
ということが充分検討されていないという問題点があっ
た。

【０００９】本発明はかかる事情に鑑みてなされたもの
であって、ブランチ・ヒストリーを持つ命令実行処理装
置にあって、そのブランチ・ヒストリーの効率的な使用
の実現を図れるようにする新たなブランチ・ヒストリー
を持つ命令実行処理装置の提供を目的とするものであ
る。

【００１０】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。１はキャッシュであって、主記憶データの
写しを管理するもの、２-i（ｉ＝０〜２）は３系列備え
られる命令アドレス生成回路であって、キャッシュ１を
索引するための命令アドレスを例えば８バイトずつ順次
加算することで生成するもの、３はブランチ・ヒストリ
ーであって、過去に実行した分岐命令の命令アドレス
と、分岐先命令の命令アドレスと、その分岐処理の成立
・不成立等の各種制御情報とを登録管理するものであ
る。

【００１１】４は書込・読出制御回路であって、ブラン
チ・ヒストリー３への書込・読出処理を実行するもの、
５は読出情報検査加工回路であって、ブランチ・ヒスト
リー３から読み出されるデータの検査・加工処理を実行
するもの、６-i（ｉ＝０〜２）は３系列備えられる命令
バッファ回路であって、キャッシュ１から読み出される
命令列をバッファリングするもの、７は命令バッファ回
路６-iに対応付けて備えられるタグ管理回路であって、
読出情報検査加工回路５の出力情報をタグ情報として、
命令バッファ回路６-iにバッファリングされている命令
に対応付けて管理するものである。

【００１２】８は選択回路であって、命令アドレス生成
回路２-iの出力するいずれかの命令アドレスか、タグ管
理回路７の出力する分岐先命令の命令アドレスのいずれ
かを選択して、キャッシュ１／ブランチ・ヒストリー３
に提示するもの、９はバッファ系列選択回路であって、
いずれかの命令バッファ回路６-iを選択して、その選択
した命令バッファ回路６-iのバッファリングする命令列
を命令実行パイプラインに投入するもの、１０は命令供
給制御回路であって、タグ管理回路７の管理するタグ情
報に従ってバッファ系列選択回路９に対して選択指示信
号を送出するものである。

【００１３】

【作用】本発明では、ブランチ・ヒストリー３のエント
リーを、命令アドレスに対応付けられて、命令フェッチ
長と命令語最小単位長とから規定される個数のブロック
で構成する。例えば、命令フェッチ長が８バイトで、命
令語最小単位長が２バイトである場合には、ブランチ・
ヒストリー３は４個のブロックを用意する。

【００１４】そして、書込・読出制御回路４は、このブ
ランチ・ヒストリー３のブロック構成に合わせて、ブラ
ンチ・ヒストリー３にエントリーデータを登録する際に
は、分岐命令の命令アドレスの指すブロックのエントリ
ーにエントリーデータを登録する構成を採る。例えば、
分岐命令が奇数アドレスに配置されない場合には、書込
・読出制御回路４は、分岐命令のアドレスの内の最下位
ビットを除く下位２ビットの指すブロックにエントリー
データを登録する。

【００１５】そして、書込・読出制御回路４は、このブ
ランチ・ヒストリー３のブロック構成に合わせて、ブラ
ンチ・ヒストリー３のエントリーデータを参照する際に
は、命令フェッチ領域に含まれる命令語最小単位長毎の
命令アドレスを索引アドレスとして、各ブロックのエン
トリーデータを参照する構成を採る。例えば、フェッチ
アドレスが「１００８_HEX 」である場合にあって、命令
フェッチ長が８バイトであり、命令語最小単位長が２バ
イトである場合には、「１００８_HEX 」、「１００Ａ
_HEX 」、「１００Ｃ_HEX 」及び「１００Ｅ_HEX 」を索引
アドレスとして、各ブロックのエントリーデータを参照
する。

【００１６】読出情報検査加工回路５は、書込・読出制
御回路４がエントリーデータを参照することで、ブラン
チ・ヒストリー３に分岐成立の分岐命令が登録されてい
ることが検索されるときには、その分岐命令の命令アド
レスとフェッチアドレスとの差分アドレス情報を算出し
て、この算出した差分アドレス情報を、分岐成立情報及
び分岐先アドレス情報とともにタグ情報としてタグ管理
回路７に出力する。このようにして、読出情報検査加工
回路５から分岐命令のタグ情報を受け取ると、タグ管理
回路７は、分岐先アドレス情報については、直ちに選択
回路８に出力していくとともに、差分アドレス情報及び
分岐成立情報については、命令バッファ回路６-iをシフ
トしていく分岐命令に対応付けて管理していく。

【００１７】この構成を採るときにあって、ブランチ・
ヒストリーを参照して、過去の分岐命令の実行結果から
分岐成立となる可能性を示唆する履歴情報が得られる場
合に、読み出された過去における分岐命令の分岐先の命
令アドレスに関する命令フェッチ、及び、これに連続す
る領域に対する命令フェッチを、命令実行パイプライン
における分岐命令の実行とは独立に、これよりも先行し
て行い、かつ、その際に使用する命令アドレスと命令語
の保持手段を指し示す識別情報をブランチ・ヒストリー
を参照した命令フェッチに関連付けて、命令フェッチの
タグ情報として、管理する。

【００１８】また、ブランチ・ヒストリーを、命令語の
置かれるアドレス境界に対応付けられ、かつ、命令フェ
ッチの際に１回のアクセスでフェッチされる単位長さを
包含する個数のブロックに分割して構成し、分岐命令の
実行結果に基づいてブランチ・ヒストリーへ情報を登録
する際には、分岐命令の命令アドレスの指す単一のブロ
ックのエントリーに登録するとともに、命令フェッチの
際には、１回のアクセスでフェッチされる単位長の全域
に対応して、ブランチ・ヒストリーの複数ブロックを同
時に参照する。

【００１９】また、命令フェッチの際にブランチ・ヒス
トリーを参照して、分岐命令の過去の実行結果が何れか
１つ、または、複数のブロックから履歴情報として得ら
れた場合には、これらのうち最も低いアドレスに対応付
けられるブロックから得られる履歴情報を採用した上
で、その採用された履歴情報が得られたブランチ・ヒス
トリーのブロックを識別する情報と、命令フェッチのア
クセス単位の先頭アドレスとから、命令フェッチの１回
のアクセスでフェッチされる単位長さの中のどの位置
に、ここで採用された履歴情報が対応付けられるかを判
別する情報を生成し、それをブランチ・ヒストリーから
読み出される、分岐命令の命令アドレス、分岐先命令の
命令アドレス、及び、該分岐命令の実行結果に関する制
御情報等の情報とともに命令フェッチのタグ情報とし
て、管理する。

【００２０】また、命令実行パイプラインの最初のステ
ージにおける命令のデコード結果によって、ブランチ・
ヒストリーに履歴が登録されている可能性のある分岐命
令であることが判明し、かつ、そこで命令フェッチのタ
グ情報を参照して、該命令語に関連して、過去の分岐命
令の実行結果から分岐成立となる可能性を示唆する履歴
情報が得られる場合に、該分岐命令の命令実行パイプラ
インにおける最初の実行ステージでの処理の完了に同期
して、命令語の命令実行パイプラインへの投入の制御
を、それまで命令実行パイプラインに投入していた命令
列を保持する命令語の保持手段に代えて、命令フェッチ
のタグ情報に示される、既にフェッチを開始している分
岐先の命令列を保持する命令語の保持手段に切り替える
ことによって、ブランチ・ヒストリーによって過去の実
行結果から分岐成立となる可能性を示唆する履歴情報が
得られた分岐命令に続いて、その履歴情報によって予測
される分岐先の命令列を命令実行パイプラインへ投入す
る。

【００２１】このようにして、本発明によれば、ブラン
チ・ヒストリー３の効率的な使用の実現が図れるように
なるのである。

【００２２】

【実施例】以下、ＣＰＵに適用した実施例に従って本発
明を詳細に説明する。これから説明する実施例のＣＰＵ
は、命令フェッチのパイプラインと、命令実行のパイプ
ラインという独立したパイプラインを備えている。ここ
で、この命令フェッチパイプラインは、ＩＡサイクル
（命令フェッチアドレスの計算サイクル）、ＩＴサイク
ル（アドレス変換サイクル）、ＩＢサイクル（バッファ
の読出サイクル）、ＩＲサイクル（命令実行パイプライ
ンとの同期サイクル）という「ＩＡーＩＴーＩＢーＩ
Ｒ」という４サイクル構成を採り、一方、命令実行パイ
プラインは、Ｄサイクル（命令の解読サイクル）、Ａサ
イクル（主記憶オペランドのアドレス計算サイクル）、
Ｔサイクル（アドレス変換サイクル）、Ｂサイクル（オ
ペランドの読出サイクル）、Ｅサイクル（演算実行サイ
クル）、Ｗサイクル（演算結果格納サイクル）という
「ＤーＡーＴーＢーＥーＷ」という６サイクル構成を採
るものとする。

【００２３】図２に、本発明により構成されるＣＰＵの
全体構成を図示する。図中、図１で説明したものと同じ
ものについては同一の記号で示してある。１ａは命令フ
ェッチパイプラインで索引されるキャッシュ、１ｂは命
令実行パイプラインで索引されるキャッシュ、１１は命
令実行パイプラインに展開されて主記憶オペランドのア
ドレス計算を行うオペランドアドレス生成回路（以下、
ＯＰ ＥＡＧと略記することがある）、１２は命令実行
パイプラインに展開されて演算処理を行う演算器、１３
は命令実行パイプラインに展開されてタグを管理するタ
グ管理回路である。

【００２４】図３に、図２に示す命令アドレス生成回路
２（以下、ＩＦ ＥＡＧと略記することがある）の周辺
回路の一実施例を図示する。この図の命令アドレス生成
回路２-i（ｉ＝０〜２）は、Ａ系列（ＩＤ＝00）、Ｂ系
列（ＩＤ＝01）、Ｃ系列（ＩＤ＝10）という３系列から
構成されている。従って、これに対応して、後述するよ
うに、命令バッファ回路６もＡ系列、Ｂ系列、Ｃ系列と
いう３系列から構成されることになる。

【００２５】図中、ＩＡＲＡはＡ系列の命令アドレスレ
ジスタであって、命令アドレス生成回路２-0に命令アド
レスを提示する。ＩＡＲＢはＢ系列の命令アドレスレジ
スタであって、命令アドレス生成回路２-1に命令アドレ
スを提示する。ＩＡＲＣはＣ系列の命令アドレスレジス
タであって、命令アドレス生成回路２-2に命令アドレス
を提示する。

【００２６】このＩＡＲＡには、ＰＳＷ（プログラム
・ステータス・ワード）から入るか、分岐命令の分岐
先命令フェッチを行うときに、ＯＰ ＥＡＧやＩＢ Ｂ
ＲＨＳ ＴＩＡＲの値がＩＦ ＥＡＧの出力として選択
されて入る。また、ＩＡＲＢやＩＡＲＣには、上記の
場合に、命令フェッチの先頭アドレスが入る。ここで、
ＩＢ ＢＲＨＳ ＴＩＡＲとは、ブランチ・ヒストリー
３を索引して得られた分岐先の命令アドレスを保持する
命令フェッチパイプラインのＩＢサイクルのタグであ
る。

【００２７】２０-0はＡ系列の選択回路であって、ＩＡ
ＲＡの保持する命令アドレスか、命令アドレス生成回路
２-0の生成する命令アドレスのいずれか一方を選択す
る。２０-1はＢ系列の選択回路であって、ＩＡＲＢの保
持する命令アドレスか、命令アドレス生成回路２-1の生
成する命令アドレスのいずれか一方を選択する。２０-2
はＣ系列の選択回路であって、ＩＡＲＣの保持する命令
アドレスか、命令アドレス生成回路２-2の生成する命令
アドレスのいずれか一方を選択する。

【００２８】２１は選択回路であって、選択回路２０-i
の出力する命令アドレスか、命令実行パイプラインのオ
ペランドアドレス生成回路１１の生成するオペランドア
ドレス（ＯＰ ＥＡＧ）か、ＩＢ ＢＲＨＳ ＴＩＡＲ
のいずれかを選択して、キャッシュ１ａ／ブランチ・ヒ
ストリー３に渡していくとともに、選択した命令アドレ
スを対応のＩＡＲに戻していく。

【００２９】命令アドレス生成回路２-iは、このフィー
ドバックされてくる命令アドレスと、例えば８バイトと
いうフェッチの命令長とを加算して、その命令列の次の
命令フェッチのための命令アドレスを生成していくこと
で、次々にフェッチのための命令アドレスを生成して、
キャッシュ１ａ／ブランチ・ヒストリー３に渡していく
よう処理することになる。

【００３０】この図３の構成に従って、命令フェッチ
は、各系列のいずれかを選択した上で、場合によって異
なる以下のアドレスを用いて行われる。すなわち、その
１つは、作動状態になった最初の命令フェッチや、同じ
系列に対する２つ目以降の命令フェッチの場合で、この
場合には、ＰＳＷのセットした命令アドレスを起点とし
て、それに８バイトずつ加算していくことで求められる
命令アドレスを用いて命令フェッチが行われる。別の１
つは、分岐命令を実行してその分岐先のターゲット・フ
ェッチを行う場合で、この場合には、オペランドアドレ
ス生成回路１１で生成された分岐先の命令アドレスを起
点として、それに８バイトずつ加算していくことで求め
られる命令アドレスを用いて命令フェッチが行われる。
更に別の１つは、先行する命令フェッチにおいてブラン
チ・ヒストリー３にヒットした場合で、この場合には、
ブランチ・ヒストリー３から得られる過去に実行したこ
とのある分岐命令の分岐先の命令アドレスを起点とし
て、それに８バイトずつ加算していくことで求められる
命令アドレスを用いて命令フェッチが行われる。

【００３１】図４に、図２に示す命令バッファ回路６
と、その周辺回路の一実施例を図示する。この図の命令
バッファ回路６-i（ｉ＝０〜２）は、図３に示した命令
アドレス生成回路２-iに対応して、Ａ系列、Ｂ系列、Ｃ
系列という３系列から構成されることになる。

【００３２】各系列の命令バッファ回路６-iは、連続す
る複数回の命令フェッチの結果を保持できるように、各
々１回分のフェッチデータを保持する４個の命令語レジ
スタＩＢＲ０，ＩＢＲ１，ＩＢＲ２，ＩＢＲ３（図中の
ＩＢＲＡはＡ系列、ＩＢＲＢはＢ系列、ＩＢＲＣはＣ系
列を表す）の直列接続で構成される。従って、命令フェ
ッチが８バイト単位で行われるとするときには合計３２
バイトの容量を持つ。キャッシュ１ａから読み出される
フェッチデータはＩＢＲ３に供給され、このようにして
新たにＩＢＲ３にフェッチデータが供給されると、各段
のフェッチデータは前段のＩＢＲにシフトされていくこ
とになる。命令フェッチは、このＩＢＲ上のフェッチデ
ータが、命令実行パイプラインに命令語として供給され
て消費されるまで、上述のシフト動作によってＩＢＲか
らのあふれを生じないないように制御されることにな
る。

【００３３】図中、６０-0はＡ系列のＮＳＩカウンタ
（図中でＮＳＩＣＡと略記することがある）、６０-1は
Ｂ系列のＮＳＩカウンタ（図中でＮＳＩＣＢと略記する
ことがある）、６０-2はＣ系列のＮＳＩカウンタ（図中
でＮＳＩＣＣと略記することがある）、６１-0はＡ系列
の抽出回路、６１-1はＢ系列の抽出回路、６１-2はＣ系
列の抽出回路、９は図１で説明したバッファ系列選択回
路である。

【００３４】このＮＳＩカウンタ６０-iは、命令実行パ
イプラインに投入する命令語のＩＢＲ上の保持位置を管
理するものであって、命令語最小単位長がハーフワード
の２バイトである場合には、２バイト単位でもってＩＢ
Ｒ上のアドレス位置を管理することになる。この実施例
のＮＳＩカウンタ６０-iは、５ビットで構成されて、Ｉ
ＢＲ０の先頭アドレスとして「００_HEX 」、ＩＢＲ１の
先頭アドレスとして「０４_HEX 」、ＩＢＲ２の先頭アド
レスとして「０８_HEX 」、ＩＢＲ３の先頭アドレスとし
て「０Ｃ_HEX 」が割り付けられて、更に、「１０_HEX 」
でＩＢＲが空であることを表す。例えば、ＮＳＩカウン
タ６０-iの値が「００１１１」であれば、ＩＢＲ１の０
番目から始まるハーフワードの内の第３番目のハーフワ
ードというように、ＩＢＲ上のアドレス位置を管理する
とともに、例えば「１００００」であればＩＢＲが空で
あるということを管理するのである。

【００３５】ＮＳＩカウンタ６０-iは、命令フェッチパ
イプラインから新たなフェッチデータが供給されて、Ｉ
ＢＲの各段のフェッチデータが前段にシフトされるとき
に、ＩＢＲ０側に向けて８バイト分、すなわち４だけカ
ウンタ値をディクリメントするとともに、命令実行パイ
プラインに命令語が投入されると、ＩＢＲ３側に向けて
その命令語長分カウンタ値をインクリメントする。な
お、命令フェッチは、常に８バイト単位で実行されるも
のであることから、各フェッチデータの先頭は、常に、
各ＩＢＲの先頭アドレス位置に保持されることになる。

【００３６】一方、抽出回路６１-iは、自系列のＩＢＲ
の保持するフェッチデータを入力として、自系列のＮＳ
Ｉカウンタ６０-iの指すＩＢＲ上のアドレス位置から、
命令語を抽出する。図５に、抽出回路６１-iの詳細な回
路構成を図示する。ここで、図中のａは選択回路を表し
ており、この図では、ＮＳＩカウンタ６０-iが「０１０
０１」を管理することに対応して、抽出回路６１-iは、
ＩＢＲ２の第１番目のハーフワードから６バイトの命令
語を抽出する例を示してある。

【００３７】また、バッファ系列選択回路９は、後述す
るように、命令供給制御回路１０から与えられる系列選
択指示信号（ＰＲＥＳＥＮＴ ＩＤ）の指す系列の抽出
回路６１-iを選択して、その選択した抽出回路６１-iの
抽出する命令語を命令実行パイプラインに投入していく
ことになる。

【００３８】図６及び図７に、図２に示すタグ管理回路
７の回路の一実施例を図示する。タグ管理回路７は、図
６に示すように、命令フェッチパイプラインの実行サイ
クルに同期させて、ブランチ・ヒストリー３の索引によ
り得られる分岐命令のタグ情報を流していって、ＩＢＲ
ＴＡＧＳにこのタグ情報を流していくよう処理する。
このＩＢＲ ＴＡＧＳの詳細な回路構成が図７に示すも
のであって、命令バッファ回路６-iと同様の回路構成を
採って、命令バッファ回路６-iのフェッチデータに対応
付けて分岐命令のタグ情報を管理することになる。

【００３９】なお、命令バッファ回路６-iの命令語は、
２バイトといった命令語最小単位長で抽出されて命令実
行パイプラインに投入されていくのに対して、このＩＢ
Ｒ ＴＡＧＳの管理するタグ情報は、命令レジスタＩＢＲ
に対応付けられるＴＡＧレジスタの８バイトを単位とし
て１セットとなる。すなわち、フェッチデータを単位し
て管理されるものであることから、ＮＳＩカウンタ６０
-iの下位２ビットのビット値（その下位２ビットに続く
上位２ビットの指すＩＢＲ内における命令語の保持位置
を表している）に関係なく、その上位２ビットの指すＩ
ＢＲに対応付けて読み出されていくことになる。

【００４０】ここで、ブランチ・ヒストリー３の索引に
より得られる分岐命令のタグ情報の内、分岐先命令の命
令アドレス（ＢＲＨＳ ＴＩＡＲ）については、図３に
も示したように、ＩＢサイクルでもって選択回路２１に
出力されて命令フェッチに使用され、分岐成立情報と後
述する差分アドレス情報（ＢＲＨＳ ＴＩＤ）とについ
ては、図７に示す構成を採るＩＢＲ ＴＡＧＳに管理さ
れていく。

【００４１】図８に、図２に示すブランチ・ヒストリー
３と、その周辺回路の一実施例を図示する。ここで、４
は図１で説明した書込・読出制御回路、５は図１で説明
した読出情報検査加工回路である。

【００４２】ブランチ・ヒストリー３は、分岐命令自身
の命令アドレスとその分岐先の命令アドレスとの対応関
係を、分岐が成立したか否か等の制御情報とともに管理
する。ここで、このエントリーデータは、分岐命令を実
行する命令実行パイプラインのＷサイクルで登録される
ことになる。これは、Ｗサイクルでは、分岐命令の分岐
成立・不成立が確定していることと、ＰＳＷの指すＩＡ
Ｒの命令アドレス（ＰＳＷ ＩＡＲ）が、Ｗサイクルで
実行中の命令の命令アドレスを指し示すことで都合がよ
いからである。

【００４３】エントリーデータの登録のために、ブラン
チ・ヒストリー３には、図８に示すように、ＰＳＷ Ｉ
ＡＲ（図中では、ＷＩＡＲで記述してある）と、命令実
行パイプラインのＷサイクルのタグであるＷＯＡＲと、
分岐命令の実行結果が分岐成立であったことを示すタグ
のＷ ＢＲ ＴＫＮとが入力されることになる。ここ
で、ＷＯＡＲは主記憶オペランドアドレスのタグで、オ
ペランドアドレス生成回路１１の出力をパイプラインに
沿ってシフトしたものである。すなわち、ブランチ・ヒ
ストリー３には、分岐命令の命令アドレスの示すＷＩＡ
Ｒと、その分岐命令の分岐先となる命令アドレスの示す
ＷＯＡＲと、分岐成立情報のＷ ＢＲ ＴＫＮとが入力
されることになるのである。

【００４４】図９に、このブランチ・ヒストリー３のエ
ントリーデータのデータ構造、図１０に、このブランチ
・ヒストリー３を索引することになる命令アドレス生成
回路２-iの生成する命令アドレスのデータ構造を図示す
る。

【００４５】この図９に示すように、ブランチ・ヒスト
リー３は、分岐命令自身の命令アドレスであるＷＩＡＲ
のビット20〜28をアドレスとし、ＷＩＡＲのビット29〜
30で示されるブロックに、分岐命令自身の命令アドレス
であるＷＩＡＲのビット１〜19をＯＩＡＲとして登録
し、分岐先命令の命令アドレスであるＷＯＡＲのビット
１〜30をＴＩＡＲとして登録し、その分岐命令の分岐成
立を表すＷ ＢＲ ＴＫＮ等を制御情報として登録して
これを管理する。一方、この図１０に示すように、命令
アドレス生成回路２-iの生成する命令アドレスは、ブラ
ンチ・ヒストリー３のエントリーデータのＯＩＡＲと比
較されるビット１〜19のＥＩＡＲ部分と、ブランチ・ヒ
ストリー３の索引アドレスとして用いられるビット20〜
28のＡＤＲＳ部分と、これから説明するブランチ・ヒス
トリー３の持つ４つのブロックの内の１つを指定するビ
ット29〜30のＩＤ部分と、残りのビット31とから構成さ
れることになる。

【００４６】命令語最小単位長がハーフワードの２バイ
トである場合、命令語は２バイトのアドレス境界に置か
れる。一方、命令フェッチは８バイトずつ行われる。こ
れから、ブランチ・ヒストリー３は、８バイトのフェッ
チデータの中に含まれる最大４個の命令語が分岐命令で
あるか否かを管理するために、図８に示すように、４個
のブロックのエントリーを持つ構造を採ることになる。
ここで、分岐命令の命令アドレスが与えられるときに、
４個ある内のどのブロックに登録されるかは命令アドレ
スにより決定されることになり、例えば、命令アドレス
が奇数アドレスをとらない場合には、最下位ビットを除
く下位２ビット、すなわち、図１０で説明したビット29
〜30のＩＤ部分のビット値の指すブロックに登録される
構成が採られる。

【００４７】図１１に、図８に示す書込・読出制御回路
４の詳細な回路構成の一実施例を図示する図中、４０は
加算器、４１〜４７は選択回路、４８は第０番目（ＩＤ
＝00）のブロックをアクセスするための命令アドレスを
保持するアドレスレジスタ、４９は第１番目（ＩＤ＝0
1）のブロックをアクセスするための命令アドレスを保
持するアドレスレジスタ、５０は第２番目（ＩＤ＝10）
のブロックをアクセスするための命令アドレスを保持す
るアドレスレジスタ、５１は第３番目（ＩＤ＝11）のブ
ロックをアクセスするための命令アドレスを保持するア
ドレスレジスタである。

【００４８】この加算器４０は、命令アドレス生成回路
２-iの生成する命令アドレスのビット１〜28に“１”を
加算する。選択回路４１は、命令アドレス生成回路２-i
の生成する命令アドレスのビット29〜30が“００”の値
を示すときに、その命令アドレスを選択し、それ以外の
値を示すときに、加算器４０の出力する命令アドレスを
選択する。選択回路４２は、命令アドレス生成回路２-i
の生成する命令アドレスのビット29〜30が“０ｘ（ｘ＝
０or１）”の値を示すときに、その命令アドレスを選択
し、“１ｘ（ｘ＝０or１）”の値を示すときに、加算器
４０の出力する命令アドレスを選択する。選択回路４３
は、命令アドレス生成回路２-iの生成する命令アドレス
のビット29〜30が“１１”以外の値を示すときに、その
命令アドレスを選択し、“１１”の値を示すときに、加
算器４０の出力する命令アドレスを選択する。

【００４９】一方、選択回路４４は、ブランチ・ヒスト
リー３への書込処理のときにはＷＩＡＲの示す命令アド
レスを選択し、ブランチ・ヒストリー３からの読出処理
のときには選択回路４１の出力する命令アドレスを選択
してアドレスレジスタ４８にセットする。選択回路４５
は、ブランチ・ヒストリー３への書込処理のときにはＷ
ＩＡＲの示す命令アドレスを選択し、ブランチ・ヒスト
リー３からの読出処理のときには選択回路４２の出力す
る命令アドレスを選択してアドレスレジスタ４９にセッ
トする。選択回路４６は、ブランチ・ヒストリー３への
書込処理のときにはＷＩＡＲの示す命令アドレスを選択
し、ブランチ・ヒストリー３からの読出処理のときには
選択回路４３の出力する命令アドレスを選択してアドレ
スレジスタ５０にセットする。選択回路４７は、ブラン
チ・ヒストリー３への書込処理のときにはＷＩＡＲの示
す命令アドレスを選択し、ブランチ・ヒストリー３から
の読出処理のときには命令アドレス生成回路２-iの生成
する命令アドレスを選択してアドレスレジスタ５０にセ
ットする。

【００５０】この構成を採るときにあって、書込・読出
制御回路４は、ブランチ・ヒストリー３にエントリーデ
ータを登録するときには、ＷＩＡＲの示す命令アドレス
のビット29〜30のビット値の指すブロックにエントリー
データを登録していくよう処理する。

【００５１】一方、ブランチ・ヒストリー３のエントリ
ーデータを参照するときには、加算器４０と選択回路４
１，４２，４３の機能により、命令フェッチのアドレス
を使用して、そのフェッチアドレスを開始の索引アドレ
スとして、＋２バイト、＋４バイト、＋６バイトした索
引アドレスに対応する合計４つの索引アドレスを使って
同時にアクセスするよう処理する。このアクセス処理に
従って、１回の命令フェッチでフェッチされる８バイト
分のフェッチデータに対応するブランチ・ヒストリー３
の４エントリー分のデータの索引を１回で行うことを可
能にする。

【００５２】すなわち、加算器４０と選択回路４１，４
２，４３の機能により、図１２に示すように、フェッチ
アドレスのビット29〜30値が“００”を示すときには、
第０番目（ＩＤ＝00）のブロックから始まって、同一の
エントリーライン上の４つのブロックを同時にアクセス
する。また、フェッチアドレスのビット29〜30値が“０
１”を示すときには、第１番目（ＩＤ＝01）のブロック
から始まって、同一のエントリーライン上の第２番目
（ＩＤ＝10）のブロック、第３番目（ＩＤ＝11）のブロ
ックと、次エントリーライン上の第０番目（ＩＤ＝00）
のブロックとを同時にアクセスする。また、フェッチア
ドレスのビット29〜30値が“１０”を示すときには、第
２番目（ＩＤ＝10）のブロックから始まって、同一のエ
ントリーライン上の第３番目（ＩＤ＝11）のブロック
と、次エントリーライン上の第０番目（ＩＤ＝00）のブ
ロック、第１番目（ＩＤ＝01）のブロックとを同時にア
クセスする。また、フェッチアドレスのビット29〜30値
が“１１”を示すときには、第３番目（ＩＤ＝11）のブ
ロックから始まって、次エントリーライン上の第０番目
（ＩＤ＝00）のブロック、第１番目（ＩＤ＝01）のブロ
ック、第２番目（ＩＤ＝11）のブロックを同時にアクセ
スするのである。

【００５３】ここで、ブランチ・ヒストリー３の参照処
理は、命令フェッチパイプラインに同期して、ＩＡサイ
クルで命令アドレス生成回路２-iの生成する命令アドレ
スをアドレスレジスタ４８〜５１にセットして、ＩＴサ
イクルでブランチ・ヒストリー３のＲＡＭをアクセスす
ることで実行されることになる。

【００５４】図１３ないし図１５に、図８に示す読出情
報検査加工回路５の詳細な回路構成の一実施例を図示す
る。読出情報検査加工回路５は、図１３に示すように、
ブランチ・ヒストリー３の４個のブロックに対応付けて
備えられる読出情報検査回路５０-i（ｉ＝０〜３）と、
読出情報加工回路５１とから構成される。この読出情報
検査回路５０-i（ｉ＝０〜３）は、対応のブロックに、
索引アドレスの指す分岐命令が登録されているか否かを
検索して、分岐命令が登録されているときには分岐先命
令の命令アドレスを出力する。一方、読出情報加工回路
５１は、これらの読出情報検査回路５０-iの出力情報を
受けて、ブランチ・ヒストリー３に分岐命令が登録され
ているか否かを表示するヒット情報（ＢＲＨＳ ＨＩ
Ｔ）と、登録されている分岐先の命令アドレス（ＢＲＨ
Ｓ ＴＩＡＲ）と、これから詳述する差分アドレス情報
（ＢＲＨＳ ＴＩＤ）とを出力する。

【００５５】図１４に、読出情報検査回路５０-iの回路
構成の一実施例、図１５に、読出情報加工回路５１の回
路構成の一実施例を図示する。読出情報検査回路５０-i
は、図１４に示すように、排他的ＮＯＲ回路５００-i
と、ＡＮＤ回路５０１-iとから構成される。この排他的
ＮＯＲ回路５００-iは、ブランチ・ヒストリー３の対応
のブロックから読み出されるＯＩＡＲと、索引アドレス
のビット１〜19（図１０のＥＩＡＲ）とを比較すること
で、両者が一致しているか否かを検出する。ＡＮＤ回路
５０１-iは、排他的ＮＯＲ回路５００-iが一致を検出
し、かつ、そのブロックから読み出される制御情報が有
効なエントリーであることを表示しているときに、ヒッ
ト情報を出力する。そして、読出情報検査回路５０-i
は、このヒット情報を出力するときに、ＴＩＡＲで表さ
れる分岐先命令の命令アドレスを出力するよう処理す
る。

【００５６】この構成に従って、読出情報検査回路５０
-iは、対応のブロックに、書込・読出制御回路４の生成
する命令アドレスを持つ分岐命令が登録されているか否
かを検査して、分岐命令が登録されているときには分岐
先命令の命令アドレスを出力するよう動作するのであ
る。

【００５７】一方、読出情報加工回路５１は、図１５に
示すように、ＯＲ回路５１０と、プライオリティ回路５
１１と、選択回路５１２と、エンコーダ５１３と、アド
レスレジスタ５１４と、減算器５１５とから構成され
る。このＯＲ回路５１０は、読出情報検査回路５０-iの
出力する４つのヒット情報の論理和値を算出して出力す
ることで、ＢＲＨＳ ＨＩＴを出力する。プライオリテ
ィ回路５１１は、読出情報検査回路５０-iの出力する４
つのヒット情報を入力として、ヒットした内の最も小さ
な索引アドレスを示すブランチ・ヒストリー３のブロッ
ク番号を選択する。選択回路５１２は、プライオリティ
回路５１１の選択したブロック番号の指す読出情報検査
回路５０-iの出力するＴＩＡＲを選択して出力すること
で、ＢＲＨＳ ＴＩＡＲを出力する。エンコーダ５１３
は、プライオリティ回路５１１の選択したブロック番号
をエンコードすることで、２ビット表示のブロック番号
を出力する。アドレスレジスタ５１４は、命令アドレス
生成回路２-iの出力する命令アドレスのビット29〜30の
ビット値、すなわちフェッチアドレスのビット29〜30の
ビット値を保持する。減算器５１５は、エンコーダ５１
３の出力する２ビット値と、アドレスレジスタ５１４の
保持する２ビット値との差分値を算出することで、差分
アドレス情報であるＢＲＨＳ ＴＩＤを出力する。すな
わち、減算器５１５は、ブランチ・ヒストリー３のヒッ
トしたエントリー（分岐命令か否かはこの時点では判明
していない）の内の最もフェッチアドレスに近いエント
リーに対応する命令アドレスと、フェッチアドレスとの
差分アドレス情報を算出するのである。

【００５８】この構成に従って、読出情報加工回路５１
は、ブランチ・ヒストリー３に過去の分岐命令の実行結
果が登録されているか否かを表示するヒット情報のＢＲ
ＨＳ ＨＩＴと、登録されている分岐先の命令アドレスの
ＢＲＨＳ ＴＩＡＲと、分岐命令の命令アドレスとフェ
ッチアドレスとの差分アドレス情報であるＢＲＨＳ ＴＩ
Ｄとを特定して、これらのタグ情報をタグ管理回路７に
流していく。

【００５９】上述したように、この読出情報加工回路５
１によりタグ管理回路７に流されるタグ情報の内、ＢＲ
ＨＳ ＴＩＡＲについては、図３に示したように、ＩＢ
サイクルで選択回路２１に出力される構成が採られるの
で、このＩＢサイクルから、ブランチ・ヒストリー３に
ヒットした分岐先命令の命令フェッチが開始されること
になる。この先行フェッチされる命令は、使用されてい
ない系列の命令バッファ回路６-iにバッファリングさ
れ、このとき使用する系列ＩＤ（ＢＲＨＳ ＴＡＲＧＥ
Ｔ ＲＥＱ ＩＤ）は、ブランチ・ヒストリー３にヒッ
トした命令フェッチのタグ情報としてタグ管理回路７に
同様に流されていく。すなわち、読出情報加工回路５１
によりタグ管理回路７に流されるタグ情報のＢＲＨＳ
ＨＩＴ，ＢＲＨＳ ＴＩＤと、このＢＲＨＳ ＴＡＲＧ
ＥＴ ＲＥＱ ＩＤとが、図７に示したＩＢＲ ＴＡＧ
Ｓにセットされて命令供給制御回路１０に提示されてい
くことになるのである。

【００６０】図１６に、図２に示す命令供給制御回路１
０の一実施例を図示する。図中、１００は系列ＩＤレジ
スタ、１０１，１０２は選択回路、１０３は排他的ＮＯ
Ｒ回路、１０４，１０５はＡＮＤ回路である。

【００６１】この系列ＩＤレジスタ１００は、バッファ
系列選択回路９に対しての系列選択指示信号となる命令
バッファ回路６-iの系列ＩＤ（ＰＲＥＳＥＮＴ ＩＤ）
を保持する。選択回路１０１は、系列ＩＤレジスタ１０
０の保持するＰＲＥＳＥＮＴ ＩＤの指すＮＳＩカウンタ
６０-iを選択して、その選択したＮＳＩカウンタ６０-i
の下位２ビットを出力する。選択回路１０２は、タグ管
理回路７から与えられる上述のＢＲＨＳ ＴＡＲＧＥＴ
ＲＥＱ ＩＤか、系列ＩＤレジスタ１００の保持する
ＰＲＥＳＥＮＴ ＩＤのいずれか一方を選択して、系列
ＩＤレジスタ１００にセットする。

【００６２】排他的ＮＯＲ回路１０３は、タグ管理回路
７から与えられる２ビット値のＢＲＨＳ ＴＩＤと、選
択回路１０１の選択出力するＮＳＩカウンタ６０-iの下
位２ビットのビット値とを比較することで、両者が一致
しているか否かを検出する。選択回路１０１の出力する
ＮＳＩカウンタ６０-iの下位２ビットのビット値は、命
令実行パイプラインに投入する命令語の命令レジスタＩ
ＢＲｉ内における保持位置を表しており、一方、タグ管
理回路７から与えられる２ビット値のＢＲＨＳ ＴＩＤ
は、ブランチ・ヒストリー３にヒットした命令の命令ア
ドレスと、フェッチアドレスとの差分アドレスを表して
いることから、この両者が一致するということは、命令
実行パイプラインに投入する命令語がブランチ・ヒスト
リー３にヒットした命令であるということを意味する。

【００６３】ＡＮＤ回路１０４は、排他的ＮＯＲ回路１
０３が一致を検出し、かつ、タグ管理回路７から与えら
れるＢＲＨＳ ＨＩＴがヒットを表示し、かつ、命令実
行パイプラインのＤサイクルの命令デコード回路から分
岐命令のデコード表示があるときに、命令バッファ回路
６-iの系列ＩＤの切替要求指示信号となるＤ ＢＲＨＳ
ＨＩＴを発行する。ＡＮＤ回路１０５は、ＡＮＤ回路
１０４がＤ ＢＲＨＳ ＨＩＴを発行し、かつ、命令実行
パイプラインのＤサイクルのがリリースされ、かつ、Ｄ
サイクルにある命令の最後のフローであるときに、選択
回路１０２に対して、タグ管理回路７から与えられるＢ
ＲＨＳ ＴＡＲＧＥＴ ＲＥＱ ＩＤを選択するよう指
示する。

【００６４】なお、図１６に示すＢＲ ＨＩＳ ＨＩＴ
ＩＢＲ ＰＲＥＳＥＮＴＥＤ及びＢＲＨＳ ＴＡＲＧ
ＥＴ ＲＥＱ ＩＤ ＩＢＲ ＰＲＥＳＥＮＴＥＤは、
ＩＢＲ ＴＡＧＳに保持されるタグ情報の内、ＮＳＩカ
ウンタ６０-iとＰＲＥＳＥＮＴ ＩＤで選択されたも
の、即ち、現在命令実行パイプラインに投入している命
令語の含まれるＩＢＲ上の８バイトのデータに対応する
ＢＲＨＳ ＨＩＴとＢＲＨＳ ＴＡＲＧＥＴ ＲＥＱ
ＩＤである。また、図１６に示すＢＲ ＴＫＮ ＴＡＲＧ
ＥＴ ＩＤは、ブランチ・ヒストリー３にヒットしなか
った分岐命令の場合に、その分岐先の命令フェッチをＯ
Ｐ ＥＡＧを用いて行ったときの命令フェッチの系列Ｉ
Ｄであり、これは、分岐成立を示すＢＲ ＴＫＮがオン
になると、選択回路１０２によって選択されてＰＲＥＳ
ＥＮＴ ＩＤにセットされる。

【００６５】この構成に従い、命令供給制御回路１０
は、命令実行パイプラインに投入される命令語がブラン
チ・ヒストリー３にヒットした分岐命令であるときに
は、命令バッファ回路６-iにバッファリングされている
分岐先の命令列を選択して、命令実行パイプラインに投
入していくよう処理するのである。

【００６６】次に、図１６に示す具体的な命令列の実行
を例にして、このように構成される実施例の動作処理に
ついて説明する。ここで、この動作処理の説明にあって
は、説明を簡単にするために、分岐動作以外の各命令の
オペレーション内容は省略し、また、命令語長は何れも
４バイトで、命令実行パイプラインを１フローで処理を
完了するものとする。

【００６７】最初に、図１８及び図１９に従って、この
命令列が最初に実行される場合のときの動作処理につい
て説明する。時刻０で、ＩＤ＝00のＡ系列を使用して、
ＩＦ ＥＡＧ＝１０００_HEX で命令フェッチが開始さ
れ、命令フェッチパイプラインのＩＡ，ＩＴ，ＩＢ，Ｉ
Ｒの各サイクルをこの命令フェッチ要求が流れていく。
この処理で、始めの２命令を含む８バイトの領域がＩＢ
ＲＡに取り込まれる。パイプライン処理に従って、これ
に続いて、アドレスを＋８バイトずつインクリメントし
ながら、次々とこれに続く領域が８バイトずつＩＢＲＡ
に取り込まれていく。ＮＳＣＩＡの初期値は００
_HEX で、最初の要求がＩＢサイクルを抜けるときに−４
されて、時刻３で、０Ｃ _HEX となる。

【００６８】最初の要求がＩＲサイクルになる時刻３で
は、ＩＢＲＡ３上に要求した命令語がセットされるの
で、ＮＳＩＣＡ＝０Ｃ_HEX に従って、ＩＢＲＡ３の先頭
から命令語を取り出して命令実行パイプラインに供給し
て、命令実行パイプラインのＤサイクルを有効にし、そ
の後、命令１は命令実行パイプラインを順にＡ，Ｔ，
Ｂ，Ｅ，Ｗと流れていく。命令１は４バイトであり、こ
れが１τでＤサイクルの処理を完了すると、ＮＳＩＣＡ
を＋２するが、これと同時に、２つの目の命令フェッチ
要求がＩＢサイクルを抜けるので、こちらからはＮＳＩ
ＣＡを−４しようとする。従って、差し引き−２され
て、時刻４では、ＮＳＩＣＡ＝０Ａ_HEX となる。また、
このとき、最初の命令フェッチ要求でＩＢＲＡ３上にセ
ットされた８バイトは、ＩＢＲＡ２上にシフトされる。

【００６９】時刻４では、ＮＳＩＣＡの指示に従って、
ＩＢＲＡ２のバイト４から始まる命令語を命令実行パイ
プラインに供給して、命令実行パイプラインのＤサイク
ルを有効にし、その後、命令２も命令実行パイプライン
を順にＡ，Ｔ，Ｂ，Ｅ，Ｗと流れていく。以下、同様
に、命令フェッチ要求と、命令実行パイプラインにおけ
る命令処理の完了に同期して、ＮＳＩＣＡを更新しなが
ら処理が行われていく。しかし、命令４は分岐命令であ
るために、これが命令実行パイプラインのＡサイクルに
至る時刻７以降では、以上とは異なる動作が行われる。

【００７０】このサイクルで、分岐先の命令アドレスが
ＯＰ ＥＡＧによって算出され、このアドレスを用いて
ＩＤ＝01のＢ系列の命令フェッチが始まる。また、命令
４の後には、命令５が命令実行パイプラインに投入され
るが、命令４の分岐がそのＡサイクルで確定し、分岐成
立となるので、命令５は、途中でキャンセルされ、ＰＲ
ＥＳＥＮＴ ＩＤがＩＤ＝01に切り替わって、分岐先の
ターゲットの命令列を実行すべきことが示される。その
後、分岐先の命令が用意される時刻１０まで待って、分
岐先のターゲットである命令１が実行される。Ｂ系列に
おける命令フェッチ要求と、命令実行パイプラインにお
ける命令処理の完了と、ＮＳＩＣＢの更新も、前述のＡ
系列におけるそれと同様である。

【００７１】以上の説明で明らかなように、この場合に
は、分岐命令の処理に関連して、４τの損失が生じてい
る。また、この場合には、命令４の分岐命令が実行され
ると、そのＷサイクルでブランチ・ヒストリー３にそれ
が登録される。命令４の命令アドレスが１００Ｃ_HEX で
あるので、登録されるブランチ・ヒストリー３のアドレ
スは「００１_HEX 」、ブロックはＩＤ＝10であり、ＯＩ
ＡＲ＝００００１_HEX、ＴＩＡＲ＝００００１０００
_HEX とともに、制御情報として分岐成立であったことが
記録される。

【００７２】ブランチ・ヒストリー３に過去の履歴が登
録されている場合には、以上に説明したものとは異なる
動作を行う。次に、図２０及び図２１に従って、このと
きの動作処理について説明する。

【００７３】最初の命令フェッチリクエストと、これに
関連して命令１，命令２が実行される様子は図１８及び
図１９の場合と同様である。２つ目の命令フェッチリク
エストは、ＩＦ ＥＡＧ＝１００８_HEX で行われる。こ
のリクエストのＩＴサイクルでブランチ・ヒストリー３
を参照する場合には、１００８_HEX ，１００Ａ_HEX ，１
００Ｃ_HEX ，１００Ｅ_HEX に対応する１組のエントリー
が参照されて、この内の１００Ｃ_HEX 番地において、ブ
ランチ・ヒストリー３にヒットし、過去の実行結果が分
岐成立であったことが判明する。

【００７４】そして、そのターゲットの命令アドレスＢ
ＲＨＳ ＴＩＡＲ＝１０００_HEX とともに、命令フェッ
チのアドレスと、ヒットしたエントリーに対応する命令
アドレスとの隔たりとからＢＲＨＳ ＴＩＤ＝１０を求
める。より具体的には、図１５の減算器５１５を用い
て、命令フェッチのアドレスのビット29,30 の値「０
０」を、ヒットしたブランチ・ヒストリー３のブロック
のＩＤ＝10から減算して、ＢＲＨＳ ＴＩＤ＝１０を求
めるのである。これらをＩＢサイクルのタグとしてラッ
チアップして、時刻３で、これに基づく分岐のターゲッ
ト命令のフェッチをＩＤ＝01の系列Ｂを使用して開始す
る。また、このターゲットの系列のＩＤも命令フェッチ
パイプラインのタグとして記憶する。

【００７５】その後、系列Ａの２つ目の命令フェッチの
要求は、ＩＲサイクルに入るが、このとき以降、ＢＲＨ
Ｓ ＨＩＴ，ＢＲＨＳ ＴＩＤ等のタグは、ＩＢＲＡの
タグとして命令語と一緒に管理される。時刻６では、Ｎ
ＳＩＣＡ＝０Ｅ_HEX で、ＩＢＲＡ３のバイト４からバイ
ト７にある命令４の分岐命令が命令実行パイプラインに
供給されて、Ｄサイクルで実行されている。このとき、
ＩＢＲ ＴＡＧのＡ３ ＴＡＧに、ＢＲＨＳ ＨＩＴがあ
って命令と同時にＤサイクルに提示されており、更に、
ＢＲＨＳ ＴＩＤ＝１０で、ＮＳＩＣＡの下位２ビット
と一致し、Ｄサイクルの命令がデコードした結果分岐命
令であるので、Ｄサイクルにある命令がブランチ・ヒス
トリー３にヒットしたことを示すＤ ＢＲＨＳ ＨＩＴ
信号が上がっている。そこで、命令４がＤサイクルを抜
けるときに、ＰＲＥＳＥＮＴ ＩＤをターゲットのＩＤで
あるＩＤ＝01に切り替える。このタイミングで、既にＩ
Ｄ＝01の命令フェッチのリクエストによって、命令４の
分岐先の命令１はＩＢＲＢに保持されており、時刻７で
は、それが命令実行パイプラインに投入される。これ以
降の動作は以上に説明したものと同様である。

【００７６】このように、分岐命令の処理に関して、パ
イプラインの損失は全く生じないのである。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
ブランチ・ヒストリーを持つ命令実行処理装置におい
て、ブランチ・ヒストリーの効率的な使用の実現を図れ
るようになるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明により構成されるＣＰＵの全体構成図で
ある。

【図３】命令アドレス生成回路の周辺回路の一実施例で
ある。

【図４】命令バッファ回路の一実施例である。

【図５】抽出回路の回路構成図である。

【図６】タグ管理回路の一実施例である。

【図７】タグ管理回路の一実施例である。

【図８】ブランチ・ヒストリーの周辺回路の一実施例で
ある。

【図９】ブランチ・ヒストリーのエントリーデータのデ
ータ構造図である。

【図１０】命令アドレスのデータ構造図である。

【図１１】書込・読出制御回路の一実施例である。

【図１２】書込・読出制御回路の動作説明図である。

【図１３】読出情報検査加工回路の一実施例である。

【図１４】読出情報検査回路の一実施例である。

【図１５】読出情報加工回路の一実施例である。

【図１６】命令供給制御回路の一実施例である。

【図１７】動作処理の説明に用いる命令列の説明図であ
る。

【図１８】実施例の動作説明図である。

【図１９】実施例の動作説明図である。

【図２０】実施例の動作説明図である。

【図２１】実施例の動作説明図である。

【符号の説明】

１ キャッシュ ２ 命令アドレス生成回路 ３ ブランチ・ヒストリー ４ 書込・読出制御回路 ５ 読出情報検査加工回路 ６ 命令バッファ回路 ７ タグ管理回路 ８ 選択回路 ９ バッファ系列選択回路 １０ 命令供給制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 分岐命令の命令アドレスと、分岐先命令
   の命令アドレスと、該分岐命令の実行結果に関する制御
   情報とを登録管理するブランチ・ヒストリーを持ち、か
   つ、命令フェッチに使用する命令アドレスと命令語の保
   持手段を複数組備えて、複数の命令列の命令フェッチ
   を、命令実行パイプラインにおける命令実行とは独立に
   行う命令実行処理装置において、 ブランチ・ヒストリーを参照して、過去の分岐命令の実
   行結果から分岐成立となる可能性を示唆する履歴情報が
   得られる場合に、 読み出された過去における分岐命令の分岐先の命令アド
   レスに関する命令フェッチ、及び、これに連続する領域
   に対する命令フェッチを、命令実行パイプラインにおけ
   る分岐命令の実行とは独立に、これよりも先行して行
   い、 かつ、その際に使用する命令アドレスと命令語の保持手
   段を指し示す識別情報をブランチ・ヒストリーを参照し
   た命令フェッチに関連付けて、命令フェッチのタグ情報
   として、管理するよう構成することを、 特徴とするブランチ・ヒストリーを持つ命令実行処理装
   置。
2. 【請求項２】 請求項１記載のブランチ・ヒストリーを
   持つ命令実行処理装置において、 ブランチ・ヒストリーを、命令語の置かれるアドレス境
   界に対応付けられ、かつ、命令フェッチの際に１回のア
   クセスでフェッチされる単位長さを包含する個数のブロ
   ックに分割して構成し、 分岐命令の実行結果に基づいてブランチ・ヒストリーへ
   情報を登録する際には、分岐命令の命令アドレスの指す
   単一のブロックのエントリーに登録するとともに、命令
   フェッチの際には、１回のアクセスでフェッチされる単
   位長の全域に対応して、ブランチ・ヒストリーの複数ブ
   ロックを同時に参照するよう構成することを、 特徴とするブランチ・ヒストリーを持つ命令実行処理装
   置。
3. 【請求項３】 請求項１又は２記載のブランチ・ヒスト
   リーを持つ命令実行処理装置において、 命令フェッチの際にブランチ・ヒストリーを参照して、
   分岐命令の過去の実行結果が何れか１つ、または、複数
   のブロックから履歴情報として得られた場合には、これ
   らのうち最も低いアドレスに対応付けられるブロックか
   ら得られる履歴情報を採用した上で、その採用された履
   歴情報が得られたブランチ・ヒストリーのブロックを識
   別する情報と、命令フェッチのアクセス単位の先頭アド
   レスとから、命令フェッチの１回のアクセスでフェッチ
   される単位長さの中のどの位置に、ここで採用された履
   歴情報が対応付けられるかを判別する情報を生成し、そ
   れをブランチ・ヒストリーから読み出される、分岐命令
   の命令アドレス、分岐先命令の命令アドレス、及び、該
   分岐命令の実行結果に関する制御情報等の情報とともに
   命令フェッチのタグ情報として、管理するよう構成する
   ことを、 特徴とするブランチ・ヒストリーを持つ命令実行処理装
   置。
4. 【請求項４】 請求項１、２又は３記載のブランチ・ヒ
   ストリーを持つ命令実行処理装置において、 命令実行パイプラインの最初のステージにおける命令の
   デコード結果によって、ブランチ・ヒストリーに履歴が
   登録されている可能性のある分岐命令であることが判明
   し、かつ、そこで命令フェッチのタグ情報を参照して、
   該命令語に関連して、過去の分岐命令の実行結果から分
   岐成立となる可能性を示唆する履歴情報が得られる場合
   に、 該分岐命令の命令実行パイプラインにおける最初の実行
   ステージでの処理の完了に同期して、命令語の命令実行
   パイプラインへの投入の制御を、それまで命令実行パイ
   プラインに投入していた命令列を保持する命令語の保持
   手段に代えて、命令フェッチのタグ情報に示される、既
   にフェッチを開始している分岐先の命令列を保持する命
   令語の保持手段に切り替えることによって、ブランチ・
   ヒストリーによって過去の実行結果から分岐成立となる
   可能性を示唆する履歴情報が得られた分岐命令に続い
   て、その履歴情報によって予測される分岐先の命令列を
   命令実行パイプラインへ投入するように構成すること
   を、 特徴とするブランチ・ヒストリーを持つ命令実行処理装
   置。