JPS59110088A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPS59110088A JPS59110088A JP57218418A JP21841882A JPS59110088A JP S59110088 A JPS59110088 A JP S59110088A JP 57218418 A JP57218418 A JP 57218418A JP 21841882 A JP21841882 A JP 21841882A JP S59110088 A JPS59110088 A JP S59110088A
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- JP
- Japan
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- real
- instruction
- display bit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分身
本発明は情報処理装置における命令フェッチアドレスの
アドレス変換方式に関する。
アドレス変換方式に関する。
（２）技術の背景
情報処理装置〆ｔにおける記憶装置のアクセスは、命令
フェッチ（Ｆｅｔｃｈ ）とオペランドアクセスに分け
られる。命令フェッチは分岐または割込み等がなければ
連続したアドレスでアクセスされる。
フェッチ（Ｆｅｔｃｈ ）とオペランドアクセスに分け
られる。命令フェッチは分岐または割込み等がなければ
連続したアドレスでアクセスされる。
第１図には命令フェッチを行う従来３１のアドレス変換
回路のブロック回路図が示される。命令カウンタ（１０
）１１には論理アドレスまたは実アドレスがセットされ
る。工０１１に論理アドレスがセットされた場合は論理
アドレスを実アドレス略こ変換して主記憶装置またはバ
ッファ記憶装置（ＭＳ／ＢＳ）１４をアクセスし命令を
読出す。
回路のブロック回路図が示される。命令カウンタ（１０
）１１には論理アドレスまたは実アドレスがセットされ
る。工０１１に論理アドレスがセットされた場合は論理
アドレスを実アドレス略こ変換して主記憶装置またはバ
ッファ記憶装置（ＭＳ／ＢＳ）１４をアクセスし命令を
読出す。
命令に分岐または割込み等がなければ工０１１の内容に
命令長に相当する値を加算器（ＡＤＤ）１３において加
算し、次の命令アドレスを指すように制御される。論理
アドレスから実アドレスへの変換はＴＬＢ（ｈランスレ
ーションル、クアヘッドバッファ）１２によって行われ
る。ＴＬＥ１２は論理アドレスから実アドレスへの変換
を高速度で行うもので、ランダムアクセスメモリ（ＲＡ
Ｍ）で構成される。ＴＬＢ１２における記憶装置には実
アドレス記憶部（ＲＡ）および論理アドレス記憶部（Ｌ
Ａ）が含まれる。
命令長に相当する値を加算器（ＡＤＤ）１３において加
算し、次の命令アドレスを指すように制御される。論理
アドレスから実アドレスへの変換はＴＬＢ（ｈランスレ
ーションル、クアヘッドバッファ）１２によって行われ
る。ＴＬＥ１２は論理アドレスから実アドレスへの変換
を高速度で行うもので、ランダムアクセスメモリ（ＲＡ
Ｍ）で構成される。ＴＬＢ１２における記憶装置には実
アドレス記憶部（ＲＡ）および論理アドレス記憶部（Ｌ
Ａ）が含まれる。
（３）従来技術と問題点
前述の回路において、従来ＴＬＥ１２が回復不能なエラ
ーを起こした場合、ＴＬＥ１２を切離して処理を続行す
るが論理アドレスから実アドレスへの高速変換機構であ
るＴ ＴＪ Ｅ １２がないとシステムダウンとはなら
ないが、メモリアクセスごとに変換テーブルによるアド
レス変換を行うためその性能が数分の１に低下するとい
う問題点があった。すなわち上述の変換には、セグメン
トテーブルおよびページテーブルのサーチを行なうＤＡ
Ｔ（ダイナミックアトレストランスレージョン）操作を
行う必要があり、これはＴＬＢを用いた変換時間に比べ
て数１０倍の時間を必要とした。
ーを起こした場合、ＴＬＥ１２を切離して処理を続行す
るが論理アドレスから実アドレスへの高速変換機構であ
るＴ ＴＪ Ｅ １２がないとシステムダウンとはなら
ないが、メモリアクセスごとに変換テーブルによるアド
レス変換を行うためその性能が数分の１に低下するとい
う問題点があった。すなわち上述の変換には、セグメン
トテーブルおよびページテーブルのサーチを行なうＤＡ
Ｔ（ダイナミックアトレストランスレージョン）操作を
行う必要があり、これはＴＬＢを用いた変換時間に比べ
て数１０倍の時間を必要とした。
（４）発明の目的
本発明の目的は、前述の従来方式を行う回路の問題点に
かんがみ、ＴＬＢが切離された場合にはアドレス変換を
行うが同一頁内のアドレス更新は加算器を用いて行うと
いう着想に基づき、命令フェッチごとに変換テーブルを
用いて実アドレスを求めるＤＡＴ操作をすることなく、
高速度によるアドレス変換を可能とし、ＴＬＢ障害時に
おける情報処理装置の性能低下を防止することにある。
かんがみ、ＴＬＢが切離された場合にはアドレス変換を
行うが同一頁内のアドレス更新は加算器を用いて行うと
いう着想に基づき、命令フェッチごとに変換テーブルを
用いて実アドレスを求めるＤＡＴ操作をすることなく、
高速度によるアドレス変換を可能とし、ＴＬＢ障害時に
おける情報処理装置の性能低下を防止することにある。
（５）発明の構成
本発明においては、情報処理装置における命令フェッチ
アドレスのアドレス変換方式において、命令カウンタの
内容が論理アドレスであるか実アドレスであるかを表示
するリアル表示ビット、該命令カウンタへの指示が分岐
命令である場合または割込命令が与えられかつページを
クロスする場合にこれらを検出するページクロス検出回
路、および該命令カウンタの内容に一定数を加算し更新
を行う加算器の桁上げ信号を１つの入力端子に受は該ペ
ージクロス検出回路の出力を他の入力端子に受はページ
クロス出力を供給するオアゲートを具備し、リアル表示
ビットの表示が論理アドレスの場合は該論理アドレスを
実アドレスに変換して該命令カウンタにセットしリアル
表示ビットを実アドレスとし、リアル表示ビットの表示
が実アドレスの場合は該実アドレスにその命令長に相当
する値を該加算器において加算し次の実アドレスとして
該命令カウンタにセットし、前記オアゲートからのペー
ジクロス出力が存在する場合には前記条件にかかわらず
リアル表示ビットを論理アドレスに戻してアドレスの変
換を行い該変換されたアドレスを該命令カウンタにセッ
トし、該変換または加算され該命令カウンタにセットさ
れた実アドレスにより記憶装置から命令を読出し、該読
ｔｆｓされた命令を実行するようにしたことを特徴とす
るアドレス変換方式が提供される。
アドレスのアドレス変換方式において、命令カウンタの
内容が論理アドレスであるか実アドレスであるかを表示
するリアル表示ビット、該命令カウンタへの指示が分岐
命令である場合または割込命令が与えられかつページを
クロスする場合にこれらを検出するページクロス検出回
路、および該命令カウンタの内容に一定数を加算し更新
を行う加算器の桁上げ信号を１つの入力端子に受は該ペ
ージクロス検出回路の出力を他の入力端子に受はページ
クロス出力を供給するオアゲートを具備し、リアル表示
ビットの表示が論理アドレスの場合は該論理アドレスを
実アドレスに変換して該命令カウンタにセットしリアル
表示ビットを実アドレスとし、リアル表示ビットの表示
が実アドレスの場合は該実アドレスにその命令長に相当
する値を該加算器において加算し次の実アドレスとして
該命令カウンタにセットし、前記オアゲートからのペー
ジクロス出力が存在する場合には前記条件にかかわらず
リアル表示ビットを論理アドレスに戻してアドレスの変
換を行い該変換されたアドレスを該命令カウンタにセッ
トし、該変換または加算され該命令カウンタにセットさ
れた実アドレスにより記憶装置から命令を読出し、該読
ｔｆｓされた命令を実行するようにしたことを特徴とす
るアドレス変換方式が提供される。
（６）発明の実施例
本発明の一実施例としてのアドレス変換方式を行う回路
のブロック回路図が第２図に示される。
のブロック回路図が第２図に示される。
論理アドレスを実アドレスに変換するのはハード的に行
ってもよいが、ここではマイクロプログラムによる実施
例を示す。この回路は、従来形式における命令カウンタ
（工ｏ）ｉｉ、加算器（ＡＤＤ）１６、記憶部ｆ）ｆ（
Ｍｓ／Ｂｓ）１４のほかにリアル表示ビット２１、ペー
ジクロス検出回路（Ｐ。
ってもよいが、ここではマイクロプログラムによる実施
例を示す。この回路は、従来形式における命令カウンタ
（工ｏ）ｉｉ、加算器（ＡＤＤ）１６、記憶部ｆ）ｆ（
Ｍｓ／Ｂｓ）１４のほかにリアル表示ビット２１、ペー
ジクロス検出回路（Ｐ。
ＤＥＴ）２２、およびオアゲート２３を具備する。
工０１１は３回路の入力を有する。第１の入力は命令フ
ェッチにおける命令信号が格納されているアドレスが指
定される入力であり、第２の入力にはＡＤＤ１３の出力
が接続され、第５の入力にはマイクロプログラムの処理
によって変換されたアドレスが供給される。工ａ１１の
出力はＡ、 Ｄ Ｄ１６、ＰＯＤＥＴ２２、およびＭＳ
／Ｂ５１４へ供給される。ＰＯＤＥＴ２２には工０１１
の出力のほかに１０１１の第１の入力と同じものが入力
として加えられる。ＰＯＤＥＴ２２の出力はオアゲート
２３の第１の入力端子へ供給される。
ェッチにおける命令信号が格納されているアドレスが指
定される入力であり、第２の入力にはＡＤＤ１３の出力
が接続され、第５の入力にはマイクロプログラムの処理
によって変換されたアドレスが供給される。工ａ１１の
出力はＡ、 Ｄ Ｄ１６、ＰＯＤＥＴ２２、およびＭＳ
／Ｂ５１４へ供給される。ＰＯＤＥＴ２２には工０１１
の出力のほかに１０１１の第１の入力と同じものが入力
として加えられる。ＰＯＤＥＴ２２の出力はオアゲート
２３の第１の入力端子へ供給される。
ＡＤＤ１３の桁上げ出力（ＣＩ）すなわち命令フェッチ
のアドレス更新時にページクロスが発生したことを示す
信号はオアゲート２３の第２の入力端子へ供給される。
のアドレス更新時にページクロスが発生したことを示す
信号はオアゲート２３の第２の入力端子へ供給される。
オアゲート２３の出力はページクロス出力（ＰＣ）とし
て情報処理装置の制御回路（図示せず）へ供給される。
て情報処理装置の制御回路（図示せず）へ供給される。
リアル表示ビット２１の入力および出力も上述の制御回
路へ接続される。
路へ接続される。
前述の回路の動作について説明する。本回路はＴＬＥが
障害を起し切離されたときに制御回路の制御により動作
する。工０１１に指令されたアドレスが論理アドレスで
あれば、リアル表示ビット２１のオフ信号が制御回路へ
送られ、その制御によりマイクロプログラムに割込みが
発生し、論理アドレスの読込み、セグメントテーブルお
よびページテーブル（いずれも記憶装置に格納されてい
る）を読出してアドレス変換する、求めた実アドレスを
１Ｏ１１にセットしリアル表示ビット２１をオンする、
という一連の処］（，１！が行われる。以後達成連続し
てプログラムが進行していけばＡＤＤ１６において命令
長を１０１１の内容に加えて次のアドレスとして丁０１
１にセットする。工０１１の内容が上記加算により増加
して次の１１に遠すると、すなわちページクロスとなる
とＡＤＤ１３の、頁を指示する桁に桁上げ信号が供給さ
れるので、その信号を受けてオアゲート２６の出力にペ
ージクロス信号が出力される。ページクロス信号が制御
回路に送られると、再びマイクロプログラムに割込みが
発生し、前述した動作を経り返す。一般に記憶装置にお
いては、２キロバイトないし４ギロバイトで１頁が構成
され、各ＩＩごとに論理アドレスが付されているので前
述のようなページクロス信号によるマイクロプログラム
への割込みが必要となる。■０１１への第１の入力に分
岐（ブランチ）命令または割込み命令等が与えられた時
は、ＰＣ’ＤＢ’Ｉ’２２に供給された工０１１の入力
信号（次のアドレス）と出力信号（現在のアドレス）を
比較し、両者がページクロスする場合には検出信号が出
力され、オアゲート２３からページクロス信号が出され
、この信号が制御回路に加えられ、制御回路からの制御
によってマイクロプログラムに割込みが発生し、前述し
たと同様にＮニア 理アドレスを実アドレスに変換する
。
障害を起し切離されたときに制御回路の制御により動作
する。工０１１に指令されたアドレスが論理アドレスで
あれば、リアル表示ビット２１のオフ信号が制御回路へ
送られ、その制御によりマイクロプログラムに割込みが
発生し、論理アドレスの読込み、セグメントテーブルお
よびページテーブル（いずれも記憶装置に格納されてい
る）を読出してアドレス変換する、求めた実アドレスを
１Ｏ１１にセットしリアル表示ビット２１をオンする、
という一連の処］（，１！が行われる。以後達成連続し
てプログラムが進行していけばＡＤＤ１６において命令
長を１０１１の内容に加えて次のアドレスとして丁０１
１にセットする。工０１１の内容が上記加算により増加
して次の１１に遠すると、すなわちページクロスとなる
とＡＤＤ１３の、頁を指示する桁に桁上げ信号が供給さ
れるので、その信号を受けてオアゲート２６の出力にペ
ージクロス信号が出力される。ページクロス信号が制御
回路に送られると、再びマイクロプログラムに割込みが
発生し、前述した動作を経り返す。一般に記憶装置にお
いては、２キロバイトないし４ギロバイトで１頁が構成
され、各ＩＩごとに論理アドレスが付されているので前
述のようなページクロス信号によるマイクロプログラム
への割込みが必要となる。■０１１への第１の入力に分
岐（ブランチ）命令または割込み命令等が与えられた時
は、ＰＣ’ＤＢ’Ｉ’２２に供給された工０１１の入力
信号（次のアドレス）と出力信号（現在のアドレス）を
比較し、両者がページクロスする場合には検出信号が出
力され、オアゲート２３からページクロス信号が出され
、この信号が制御回路に加えられ、制御回路からの制御
によってマイクロプログラムに割込みが発生し、前述し
たと同様にＮニア 理アドレスを実アドレスに変換する
。
前述のようにして変換または加算されて工０１１にセッ
トされた実アドレスによってＭ Ｓ ／ Ｂ Ｓ１４を
読出し、読出された命令によってｆｉｖ報処理装置の処
理が行オ）れる。
トされた実アドレスによってＭ Ｓ ／ Ｂ Ｓ１４を
読出し、読出された命令によってｆｉｖ報処理装置の処
理が行オ）れる。
前述の回路を用いると、従来Ｔ ＴＪ Ｂが切離された
場合にメモリアクセスごとにＤＡＴ操作を行うのに対し
、同じ頁内のｉ１Ｆ続したアドレスに対してアドレス変
換時間を短縮することができるので、マイクロプログラ
ムへの割込処理の時間をきめても総合してアドレス変換
時間の短縮を実現することが可能となる。
場合にメモリアクセスごとにＤＡＴ操作を行うのに対し
、同じ頁内のｉ１Ｆ続したアドレスに対してアドレス変
換時間を短縮することができるので、マイクロプログラ
ムへの割込処理の時間をきめても総合してアドレス変換
時間の短縮を実現することが可能となる。
（７）発明の効果
本発明によれば、命令フェッチごとに変換テーブルを用
いて実アドレスを求めるＤＡＴ操作をすることなく、高
速度によるアドレス変換が可能となり、Ｔ Ｌ Ｂ １
％’２害時における情報処理装置の性能低下を防止する
ことができる。
いて実アドレスを求めるＤＡＴ操作をすることなく、高
速度によるアドレス変換が可能となり、Ｔ Ｌ Ｂ １
％’２害時における情報処理装置の性能低下を防止する
ことができる。
第１図は従来形のＴＬＢを用いたアドレス変換回路のブ
ロック回路図、および第２図は本発明の一実施例として
のアドレス変換方式を行う１０１路のブロック回路図で
ある。 １１・・・命令カウンタ、１２・・・ＴＬＢ、１３・・
・加算器、１４・・・ｄｌ−１憤装置、２１・・・リア
ル表示ビット、２２・・・ぺ ９クロス検出回路、２３
・・・オアゲート。
ロック回路図、および第２図は本発明の一実施例として
のアドレス変換方式を行う１０１路のブロック回路図で
ある。 １１・・・命令カウンタ、１２・・・ＴＬＢ、１３・・
・加算器、１４・・・ｄｌ−１憤装置、２１・・・リア
ル表示ビット、２２・・・ぺ ９クロス検出回路、２３
・・・オアゲート。
Claims (1)
- １、 情報処理装置における命令７エツチアドレスのア
ドレス変換方式において、命令カウンタの内容が論理ア
ドレスであるか実アドレスであるかを表示するリアル表
示ビット、該命令カウンタへの指示が分岐命令である場
合または割込命令が与えられかつページをクロスする場
合にこれらを検出するページクロス検出回路、および該
命令カウンタの内容に一定数を加算し更新を行う加算器
の桁上げ信号を１つの入力端子に受は該ページクロス検
出回路の出力を他の入力端子に受はページクロス出力を
供給するオアゲートを具備し、リアル表示ビットの表示
が論理アドレスの場合は該論理アドレスを実アドレスに
変換して該命令カウンタにセットしリアル表示ビットを
実アドレスとし、リアル表示ビットの表示が実アドレス
の場合は該実アドレスにその命令長に相当する値を該加
算器において加算し次の実アドレスよして該命令カウン
タにセ、トシ、前記オアゲートからのページクロス出力
が存在する場合には前記条件にかかわらずリアル表示ビ
ットを論理アドレスに戻してアドレスの変換を行い、Ｔ
々変換されたアドレスを該命令カウンタにセットし、該
変換または加算され該命令カウンタにセットされた実ア
ドレスにより記憶装置から命令を読出し、該続出された
命令を実行するようにしたことを特徴とするアドレス変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218418A JPS59110088A (ja) | 1982-12-15 | 1982-12-15 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218418A JPS59110088A (ja) | 1982-12-15 | 1982-12-15 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110088A true JPS59110088A (ja) | 1984-06-25 |
Family
ID=16719597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218418A Pending JPS59110088A (ja) | 1982-12-15 | 1982-12-15 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110088A (ja) |
-
1982
- 1982-12-15 JP JP57218418A patent/JPS59110088A/ja active Pending
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