JPH03280140A - ダイナミックｒａｍのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はダイナミックＲＡＭのアクセス制御装置に関し
、特にダイナミックＲＡＭに必要なプリチャージタイム
を保障するためにアクセス時にＣＰＵに対してウェイト
をかける機能を有するダイナミックＲＡＭのアクセス制
御装置に関するものである。

従来技術 従来、ダイナミックＲＡＭへのＣＰＵによるアクセス処
理では、−度アクセスを行った場合、次のアクセスまで
の間にプリチャージタイムをとる必要がある。そのため
に、常にアクセスの度にプリチャージタイムのためのウ
ェイトをＣＰＵへ発生するような処理が行われている。

この様な従来の方法では、処理速度の速いｃＰＵであっ
ても、アクセス毎に常時ウェイトががけられるので、Ｃ
ＰＵの処理速度が低下するという欠点がある。

発明の目的 そこで、本発明は上記従来のものの欠点を除去すべくな
されたものであって、その目的とするところは、ＣＰＵ
が本来有する処理速度を低下させないよ３にしたダイナ
ミックＲＡＭのアクセス制御装置を提供することにある
。

発明の構成 本発明によれば、複数バンクに分割されたダイナミック
ＲＡＭをアクセス制御するアクセス制御装置であって、
アクセスアドレスの一部をデコドしてアクセス対象バン
クを特定するデコーダと、このデコーダにより特定され
たバンクが前回アクセス対象のバンクであるかどうかを
検出する検出手段と、この検出手段により前回アクセス
対象のバンクであることが検出されたとき、アクセスウ
ェイト指示を発生する発生手段とを含むことを特徴とす
るダイナミックＲＡＭのアクセス制御装置が得られる。

実施例 以下に図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例の全体構成図である。

図において、ダイナミックＲＡＭは４つのバンク１〜４
に分割されており、ＣＰＵ　（図示せず）からのアクセ
スアドレス６の下位２ビツト（ＡＯ，Ａｌ）によりアク
セス対象のバンクが特定されるようになっている。ＣＰ
Ｕからのアドレス６において、Ｘ、Ｘ＋１．Ｘ＋２．Ｘ
＋３はＲＡ　Ｍ　１〜４の物理アドレス土間−のアドレ
スとなる様なバンク構成とされている。尚、Ｘは任意で
ある。

デコーダ５はアドレス６の下位２ビツト（ＡＯｌＡｌ）
をデコードしてアクセス対象のバンクのチップセレクト
信号（ＣＳ）を生成するものである。

アクセス信号コントロール回路７は、同一バンクへの連
続アクセスを検出してＣＰＵに対してウェイトをかける
ための機能を有しており、その具体例回路が第２図に示
されている。

いま、ＣＰＵからアドレスＸ　（ＡＯ−Ａｌ−０）が発
生されてＲＡＭアクセスが行われるとすると、Ａ　Ｏ，
Ａ　１のアドレスはデコーダ５によりデコードされ、バ
ンク１のＲＡＭがアクセスされる。

続いて、Ｘ＋１なるアドレスが出力されると、バンク２
のＲＡＭのアクセスがなされる。このとき異なるバンク
へのアクセスであるため、プリチャージのためにＣＰＵ
ヘウェイトをかける必要はない。

同様に、Ｘ＋２．Ｘ＋３のアドレスがＣＰＵから出力さ
れると、バンク３，４が順にアクセスされるため、プリ
チャージのためのウェイトの必要はない。

次に、Ｘ＋４のアドレスが出力されると、再度バンク１
にアクセスされるが、そのときにはバンク１にとっての
プリチャージタイムは既に保障されている・ので、やは
りウェイトの必要はない。

以上の様に、バンク類にＲＡＭがアクセスされる場合に
は、プリチャージのためのＣＰＵのウェイトは不要とな
る。但し、連続した同一バンクのＲＡＭへのアクセスの
場合には、ウェイトをかける必要がある。そこで、アク
セス信号コントロール回路７を設けているのである。

第２図はこの回路７の具体例を示しており、各バンク１
〜４に夫々対応して第２図の回路が４個設けられている
ものとする。

Ｄ−ＦＦ　（Ｄ型フリップフロップ）８はＣＰＵのメモ
リアクセスが自バンクに対して前回アクセスがあったか
否かを記憶するものである。ノットゲート９はデコーダ
からの自チップセレクト信号を反転させてＤ−ＦＦＩＯ
のためのサンプリングトリガ信号を生成するためのもの
である。

Ｄ−ＦＦＩＯはＤ−ＦＦ８に記憶されて゛いる前回の自
バンクのアクセス状態を反転して今回のアクセス（チッ
プセレクト）とするものである。ワンショットクロック
ジェネレータ１１は自バンクのアクセスに応答してウェ
イトクロックを生成する。

アンドゲート１２はＤ−ＦＦＩＯの出力である前回の自
バンクへのアクセス状態に応じてウェイトクロックをＣ
ＰＵへ送出するか否かを決定するゲートである。

デコーダ５から出力されたＣＰＵからの直接のダイナミ
ックＲＡＭへのチップセレクトは、ＤＦＦ８のＤ入力に
接続されている。このＤ−ＦＦ８の出力はＣＰＵのメモ
リリクエストの立上がりでＱ出力に導出される。つまり
、Ｄ−ＦＦ８のＱ出力は、前回のＣＰＵのメモリアクセ
ス時、このアクセス信号コントロール回路が担当してい
るダイナミックＲＡＭに対してのアクセスたったか否か
を記憶している。

ゲート９の出力は、対応ダイナミックＲＡＭへのアクセ
スが発生した時、立上がり信号となる。

この信号はＤ−ＦＦＩＯのサンプリングクロック（ＣＰ
）に接続されている。このＤ−ＦＦＩＯのＤ入力は、前
回メモリアクセス時、対応ダイナミックＲＡＭにアクセ
スがあったか否かを示す信号が人力されている。アクセ
スがあった時、Ｄ−ＦＦＩＯのＤ入力は“Ｌ”、なかっ
た時は“Ｈ”になっている。

従って、Ｄ−ＦＦＩＯの反転出力は、前回メモリアクセ
ス時に対応ダイナミックＲＡＭにアクセスがあった場合
には“Ｈ”、アクセスがなかった場合には“Ｌ”、つま
り対応ダイナミックＲＡＭへの連続アクセスがあった時
“Ｈ”、そうでない時は“Ｌ”を出力することになる。

以上によりＤ−ＦＦＩＯの出力は対応ダイナミックＲＡ
Ｍのチップセレクト端子に接続されることになる。但し
、連続アクセス時のＤ−ＦＦＩＯの反転出力が“Ｈ”の
時は、ＣＰＵにウェイトをかける必要がある。この処理
がワンショットクロックジェネレータ１１及びアンドゲ
ート１２て行われる。

Ｄ−ＦＦＩＯの出力の立上がり信号で、ワンショットク
ロックジェネレータ１１か起動されるようにする。この
クロックジェネレータ１１の出力はアンドケート１２の
入力に接続されており、対応ダイナミックＲＡＭ連続ア
クセス時は、Ｄ−ＦＦＩＯの反転出力は“Ｈ゛となり、
これれかアンドゲート１２のもう１つの入力に接続され
ている。

従って、アンドゲート１２の出力は、対応ダイナミック
ＲＡＭへの連続アクセスがあった場合は、ワンショット
の方形波を出力する。これをＣＰＵのウェイト端子に入
力することで、同一ダイナミックＲＡＭへのアクセスが
あった時、ＣＰＵにウェイトをかけることか可能となる
。

また、ウェイト信号の立上がりでＤ−ＦＦＩＯをセット
するようにすることによって、ウェイト信号終了後の対
応ダイナミックＲＡＭチップセレクトかイネーブルとな
る。

発明の効果 以上述べた様に、本発明によれば、ＲＡ　Ｍを複数バン
ク構成とし、これ等バンクにおける同一バンクに対する
連続アクセスの確率が低いことを利用して、同一バンク
に対する連続アクセスがあったときだけ、プリチャージ
のためのウェイト指示を発生するようにしているので、
ＣＰＵの速度低下を防ぐことができるという効果がある
。

【図面の簡単な説明】 第１図は本発明の実施例のシステムブロック図、第２図
は第１図のアクセス信号コントロール回路の具体例を示
す回路図である。 主要部分の符号の説明 １〜４・・・・・・メモリバンク ５・・・・・・デコーダ ６・・・・・・アドレス

Claims (1)

【特許請求の範囲】
1. （１）複数バンクに分割されたダイナミックＲＡＭをア
   クセス制御するアクセス制御装置であって、アクセスア
   ドレスの一部をデコードしてアクセス対象バンクを特定
   するデコーダと、このデコーダにより特定されたバンク
   が前回アクセス対象のバンクであるかどうかを検出する
   検出手段と、この検出手段により前回アクセス対象のバ
   ンクであることが検出されたとき、アクセスウェイト指
   示を発生する発生手段とを含むことを特徴とするダイナ
   ミックＲＡＭのアクセス制御装置。