JPS5968892A - ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 - Google Patents
ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式Info
- Publication number
- JPS5968892A JPS5968892A JP57176997A JP17699782A JPS5968892A JP S5968892 A JPS5968892 A JP S5968892A JP 57176997 A JP57176997 A JP 57176997A JP 17699782 A JP17699782 A JP 17699782A JP S5968892 A JPS5968892 A JP S5968892A
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- JP
- Japan
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- cpu
- memory
- signal
- refresh
- cycle
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリのリフレッシュ方式に関するもので
ある。
ある。
従来、高速で動作するメモリのリフレッシュは、■サイ
クルごとに、ＣＰＵ （中央処理装置）にウェイトをか
けるものや、まとめて行なうものなど様々のものがある
。しかしながら、メモリの動作速度が速い場合、１サイ
クル中にリフレッシュとアクセスを両立させることは困
難で、いずれの場合もＣＰＵの処理速度及びメモリの動
作速度の低下をきたしていた。
クルごとに、ＣＰＵ （中央処理装置）にウェイトをか
けるものや、まとめて行なうものなど様々のものがある
。しかしながら、メモリの動作速度が速い場合、１サイ
クル中にリフレッシュとアクセスを両立させることは困
難で、いずれの場合もＣＰＵの処理速度及びメモリの動
作速度の低下をきたしていた。
この発明は、上述の点にかんがみてなされたもので、Ｃ
ＰＵの１マシンサイクルがメモリの動作速度の限界に達
するまでの速さで、しかもＣＰＵ処理速度の低下をきた
さずに、メモリのリフレッシュを行なうことができるよ
うにしたダイナミックＲＡＭを用いた高速メモリにおけ
るリフレッシュ方式を提供するものである。以下この発
明を図面に基づいて説明する。
ＰＵの１マシンサイクルがメモリの動作速度の限界に達
するまでの速さで、しかもＣＰＵ処理速度の低下をきた
さずに、メモリのリフレッシュを行なうことができるよ
うにしたダイナミックＲＡＭを用いた高速メモリにおけ
るリフレッシュ方式を提供するものである。以下この発
明を図面に基づいて説明する。
第１図はこの発明の一実施例を示すダイナミックＲＡＭ
を用いた高速メモリにおけるリフレッシュ方式を示すブ
ロック図である。同図において、ｌはＣＰＵのメモリア
クセス信号、すなわち、読み出し信号Ｓ ｒｅａｄおよ
び書き込み信号Ｓｗｒｉｔｅを検知するための検知回路
で、例えばＯＲ回路からなる。２は前記検知回路ｌのア
クセス検知信号を遅延させる遅延回路、３は前記遅延回
路その出力と前記検知回路１の出力を受け、前記遅延回
路２の出力のみが真であった場合に、そのサイクルをリ
フレッシュのサイクルとしてリフレッシュ基準信号５ｒ
ｅｆを作るＣ Ｐ Ｕ 優先回路である。４は前記ＣＰ
Ｕ優先回路３よりのアドレス信号とリフレッシュカウン
タ５の値とを切り換えるセレクタである。６は前記ＣＰ
Ｕ優先回路３と前記セレクタ４を結ぶバス、７は前記リ
フレッシュカウンタ５と前記セレクタ４を結ぶバス、８
は前記セレクタ４とダイナミックＲＡＭのアドレス端子
を結ぶバスである。
を用いた高速メモリにおけるリフレッシュ方式を示すブ
ロック図である。同図において、ｌはＣＰＵのメモリア
クセス信号、すなわち、読み出し信号Ｓ ｒｅａｄおよ
び書き込み信号Ｓｗｒｉｔｅを検知するための検知回路
で、例えばＯＲ回路からなる。２は前記検知回路ｌのア
クセス検知信号を遅延させる遅延回路、３は前記遅延回
路その出力と前記検知回路１の出力を受け、前記遅延回
路２の出力のみが真であった場合に、そのサイクルをリ
フレッシュのサイクルとしてリフレッシュ基準信号５ｒ
ｅｆを作るＣ Ｐ Ｕ 優先回路である。４は前記ＣＰ
Ｕ優先回路３よりのアドレス信号とリフレッシュカウン
タ５の値とを切り換えるセレクタである。６は前記ＣＰ
Ｕ優先回路３と前記セレクタ４を結ぶバス、７は前記リ
フレッシュカウンタ５と前記セレクタ４を結ぶバス、８
は前記セレクタ４とダイナミックＲＡＭのアドレス端子
を結ぶバスである。
以上が第１図に示す実施例の構成であるが、次にその動
作について、第２図に示す第１図の実施例のブロック各
部分の出力波形を参照しながら説明する。第２図におい
て、（ａ）は前記検知回路ｌの出力波形、（ｂ）は前記
遅延回路２の出力波形、（ｃ）は前記ＣＰＵ優先回路３
の出力波形、Ｔはマシンサイクルを示す。まずＣＰＵア
クセスの検知回路１にて、ＣＰＵのアクセス信号、つま
り読み出し信号Ｓ ｒｅａｄよび書き込み信号Ｓ ｗｒ
ｉｔｅの論理和（ＯＲ，）をとり、このイ＾号（第２図
（ａ）の波形を参照）をリフレッシュ基準信号Ｓ’ｒｅ
ｆとする。この信号が真の時はＣＰＵがメモ−りをアク
セスしていることがわかる。このリフレッシュ基準信号
Ｓ 丁ｅｆを遅延回路２により、次のマシンサイクルま
で遅延させる（第２図（ｂ）の１ｊｐ形を参照）。もし
、ここで読み出しあるいは書き込みのアクセス信号があ
った場合には、ＣＰＵ優先回路３はセレクタ４に出力を
発しこのサイクルをＣＰＵ側に渡し、この読み出しある
いは書き込みのアクセス信号を基準にして次のマシンサ
イクルまで遅延させる（第２図（Ｃ）の波形参照）。Ｃ
ＰＵが命令をフェッチした場合は次に内部処理が入るの
で、少なくともＣＰＵが命令をフ゛・エッチした後に１
回はリフレッシュ々く入るこ件になる（第２図（Ｃ）の
波形参照）。このようにして、リフレ・ンシュは少なく
とも１インストラクシヨンサイクルに１回は入ることに
なりメモリの内容を保持するに十分となる。リフレッシ
ュサイクルではメモリにはＣＰＵからのアドレス信号で
はなく、リフレッシュカウンタの値が与えられる。
作について、第２図に示す第１図の実施例のブロック各
部分の出力波形を参照しながら説明する。第２図におい
て、（ａ）は前記検知回路ｌの出力波形、（ｂ）は前記
遅延回路２の出力波形、（ｃ）は前記ＣＰＵ優先回路３
の出力波形、Ｔはマシンサイクルを示す。まずＣＰＵア
クセスの検知回路１にて、ＣＰＵのアクセス信号、つま
り読み出し信号Ｓ ｒｅａｄよび書き込み信号Ｓ ｗｒ
ｉｔｅの論理和（ＯＲ，）をとり、このイ＾号（第２図
（ａ）の波形を参照）をリフレッシュ基準信号Ｓ’ｒｅ
ｆとする。この信号が真の時はＣＰＵがメモ−りをアク
セスしていることがわかる。このリフレッシュ基準信号
Ｓ 丁ｅｆを遅延回路２により、次のマシンサイクルま
で遅延させる（第２図（ｂ）の１ｊｐ形を参照）。もし
、ここで読み出しあるいは書き込みのアクセス信号があ
った場合には、ＣＰＵ優先回路３はセレクタ４に出力を
発しこのサイクルをＣＰＵ側に渡し、この読み出しある
いは書き込みのアクセス信号を基準にして次のマシンサ
イクルまで遅延させる（第２図（Ｃ）の波形参照）。Ｃ
ＰＵが命令をフェッチした場合は次に内部処理が入るの
で、少なくともＣＰＵが命令をフ゛・エッチした後に１
回はリフレッシュ々く入るこ件になる（第２図（Ｃ）の
波形参照）。このようにして、リフレ・ンシュは少なく
とも１インストラクシヨンサイクルに１回は入ることに
なりメモリの内容を保持するに十分となる。リフレッシ
ュサイクルではメモリにはＣＰＵからのアドレス信号で
はなく、リフレッシュカウンタの値が与えられる。
以り詳細に説明したように、この発明に係るダイナミッ
クＲＡ、Ｍを用いた高速メモリにおけるリフレッシュ方
式は、ＣＰＵがメモリをアクセスしたサイクルの直後の
１マシンサイクルにメモリのリフレッシュを行ない、Ｃ
ＰＵのメモリアクセスとリフレッシュとが競合した場合
はＣＰＵのメモリアクセスを優先させるようにしたので
、ＣＰＵの処理速度を低下させることなくメモリのリフ
レッシュができると共に、ＣＰＵのメモリアクセスとメ
モリリフレッシュが１マシンサイクルを分は合うことな
くｌマシンサイクルをメモリのサイクルタイムの制限値
まで小さくすることができるというすぐれた効果を有す
る。
クＲＡ、Ｍを用いた高速メモリにおけるリフレッシュ方
式は、ＣＰＵがメモリをアクセスしたサイクルの直後の
１マシンサイクルにメモリのリフレッシュを行ない、Ｃ
ＰＵのメモリアクセスとリフレッシュとが競合した場合
はＣＰＵのメモリアクセスを優先させるようにしたので
、ＣＰＵの処理速度を低下させることなくメモリのリフ
レッシュができると共に、ＣＰＵのメモリアクセスとメ
モリリフレッシュが１マシンサイクルを分は合うことな
くｌマシンサイクルをメモリのサイクルタイムの制限値
まで小さくすることができるというすぐれた効果を有す
る。
第１図はこの発明の一実施例をなすダイナミックＲＡＭ
を用いた高速メモリにおけるリフレッシュ方式を示すブ
ロック図、第２図（ａ）〜（、Ｃ）は第１図の実施例の
ブロック各部分の出力波形を示す図である。 図中、１は検知回路、２は遅延回路、３はＣＰＵ優先回
路、４はセレクタ、５はリフレッシュカウンタである。
を用いた高速メモリにおけるリフレッシュ方式を示すブ
ロック図、第２図（ａ）〜（、Ｃ）は第１図の実施例の
ブロック各部分の出力波形を示す図である。 図中、１は検知回路、２は遅延回路、３はＣＰＵ優先回
路、４はセレクタ、５はリフレッシュカウンタである。
Claims (1)
- ダイナミックＲＡＭを用いた高速メモリにおいて、ＣＰ
Ｕがメモリをアクセスしたサイクルの直後の１マシンサ
イクルに前記ダイナミックＲＡＭのリフレッシュを行な
い、前記ＣＰＵのメモリアクセスと前記リフレッシュと
が競合した場合は前記ＣＰＵのメモリアクセスを優先さ
せることを特徴とするダイナミックＲＡＭを用いた高速
メモリにおけるリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176997A JPS5968892A (ja) | 1982-10-09 | 1982-10-09 | ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176997A JPS5968892A (ja) | 1982-10-09 | 1982-10-09 | ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968892A true JPS5968892A (ja) | 1984-04-18 |
Family
ID=16023367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176997A Pending JPS5968892A (ja) | 1982-10-09 | 1982-10-09 | ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249360A (ja) * | 1988-03-31 | 1989-10-04 | Kyocera Corp | プリンタの印刷制御回路及びその制御方式 |
-
1982
- 1982-10-09 JP JP57176997A patent/JPS5968892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249360A (ja) * | 1988-03-31 | 1989-10-04 | Kyocera Corp | プリンタの印刷制御回路及びその制御方式 |
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