JPH0589039A - 入出力制御素子 - Google Patents
入出力制御素子Info
- Publication number
- JPH0589039A JPH0589039A JP27614591A JP27614591A JPH0589039A JP H0589039 A JPH0589039 A JP H0589039A JP 27614591 A JP27614591 A JP 27614591A JP 27614591 A JP27614591 A JP 27614591A JP H0589039 A JPH0589039 A JP H0589039A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- control element
- ready
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は入出力制御素子に関し、特に外部に
レディ制御回路をなくすことを目的とする。 【構成】 本発明の入出力制御素子は、入出力回路部２
とレディ制御回路３より構成される。 【効果】 入出力制御素子にレディ制御回路を内蔵する
ことにより、外部回路を単純化出来る。又、アクセス時
間が従来使用しているものと異なるもの（早いもの、遅
いもの）を使用する場合でも、基板の変更がなく、入出
力制御素子の載せかえのみで対応出来る。
レディ制御回路をなくすことを目的とする。 【構成】 本発明の入出力制御素子は、入出力回路部２
とレディ制御回路３より構成される。 【効果】 入出力制御素子にレディ制御回路を内蔵する
ことにより、外部回路を単純化出来る。又、アクセス時
間が従来使用しているものと異なるもの（早いもの、遅
いもの）を使用する場合でも、基板の変更がなく、入出
力制御素子の載せかえのみで対応出来る。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御素子に関す
る。
る。
【０００２】
【従来の技術】図３は従来の入出力制御素子及び制御回
路のブロック図である。入出力制御素子１の中の入出力
回路部２はＣＰＵ４からのアドレス信号１３をデコーダ
５を通したチップセレクト信号１２として受け取るが、
従来、この種の入出力制御素子１は、外部にレディ制御
回路３を設けることにより、ＣＰＵ４からのアクセス時
間を保障していた。
路のブロック図である。入出力制御素子１の中の入出力
回路部２はＣＰＵ４からのアドレス信号１３をデコーダ
５を通したチップセレクト信号１２として受け取るが、
従来、この種の入出力制御素子１は、外部にレディ制御
回路３を設けることにより、ＣＰＵ４からのアクセス時
間を保障していた。
【０００３】
【発明が解決しようとする課題】従来の入出力制御素子
は、外部回路にてアクセス時間を保障している為、レデ
ィ制御回路が必須であった。又アクセス時間の異なる入
出力制御素子を複数使用する場合、それぞれにレディ制
御回路を作る必要があった。さらに、アクセス時間の遅
い入出力制御素子を使用する場合はレディ制御回路を作
り直す必要があった。
は、外部回路にてアクセス時間を保障している為、レデ
ィ制御回路が必須であった。又アクセス時間の異なる入
出力制御素子を複数使用する場合、それぞれにレディ制
御回路を作る必要があった。さらに、アクセス時間の遅
い入出力制御素子を使用する場合はレディ制御回路を作
り直す必要があった。
【０００４】
【課題を解決するための手段】本発明の入出力制御素子
はレディ制御回路を内蔵している。
はレディ制御回路を内蔵している。
【０００５】
【実施例】次に本発明について図面を参照してい説明す
る。
る。
【０００６】図１は、本発明の一実施例のブロック図で
ある。入出力制御素子１は入出力回路部２と、レディ制
御回路３より構成される。ＣＰＵ４が入出力制御素子１
をアクセスする場合、まずＣＰＵ４はアドレス信号１３
を出力する。デコーダ５はアドレス信号１３をデコード
し、入出力制御素子１のチップセレクト信号１２を作成
し、入出力制御素子１に出力する。入出力制御素子１は
ＣＰＵ４よりアクセスされたことをチップセレクト信号
１２により知り、レディ制御回路３を動作させレディ信
号１４を無効状態とし、ＣＰＵ４をウェイト状態とす
る。その後、入出力制御素子１のアクセス時間経過後レ
ディ制御回路３を動作させレディ信号１４を有効状態と
し、ＣＰＵ４をウェイト状態から動作状態に変化させる
と同時に、データライン１１上のデータの入出力を実行
する。この一連の動作を行なうことにより、入出力制御
素子１のアクセスを実施する。
ある。入出力制御素子１は入出力回路部２と、レディ制
御回路３より構成される。ＣＰＵ４が入出力制御素子１
をアクセスする場合、まずＣＰＵ４はアドレス信号１３
を出力する。デコーダ５はアドレス信号１３をデコード
し、入出力制御素子１のチップセレクト信号１２を作成
し、入出力制御素子１に出力する。入出力制御素子１は
ＣＰＵ４よりアクセスされたことをチップセレクト信号
１２により知り、レディ制御回路３を動作させレディ信
号１４を無効状態とし、ＣＰＵ４をウェイト状態とす
る。その後、入出力制御素子１のアクセス時間経過後レ
ディ制御回路３を動作させレディ信号１４を有効状態と
し、ＣＰＵ４をウェイト状態から動作状態に変化させる
と同時に、データライン１１上のデータの入出力を実行
する。この一連の動作を行なうことにより、入出力制御
素子１のアクセスを実施する。
【０００７】これにより、外部にレディ制御回路をもた
ずに入出力制御素子１のアクセスを実施できる効果があ
る。
ずに入出力制御素子１のアクセスを実施できる効果があ
る。
【０００８】図２は、本発明の入出力制御素子を複数個
（この例では２個）使用した場合の実施例である。
（この例では２個）使用した場合の実施例である。
【０００９】本実施例ではアクセス時間が異なる場合に
ついて説明する。
ついて説明する。
【００１０】入出力制御素子１，６は、前記と同様にそ
れぞれ入出力回路部２とレディ制御回路３により構成さ
れている。
れぞれ入出力回路部２とレディ制御回路３により構成さ
れている。
【００１１】ＣＰＵ４が入出力制御素子１，６をアクセ
スする場合は、あらかじめ割りあてられた入出力制御素
子１，６それぞれのアドレス信号１３を出力しデコーダ
５により、それぞれのチップセレクト信号１２，１５を
作成し、入出力制御素子１，６に入力する。
スする場合は、あらかじめ割りあてられた入出力制御素
子１，６それぞれのアドレス信号１３を出力しデコーダ
５により、それぞれのチップセレクト信号１２，１５を
作成し、入出力制御素子１，６に入力する。
【００１２】これにより、レディ信号１６，１７を無効
状態とし、オア回路７によりＣＰＵ４のレディ信号１４
を無効状態としＣＰＵ４をウェイト状態とする。
状態とし、オア回路７によりＣＰＵ４のレディ信号１４
を無効状態としＣＰＵ４をウェイト状態とする。
【００１３】そして、入出力制御素子１，６のアクセス
時間経過後、レディ信号１６，１７を有効状態とし、オ
ア回路７によりＣＰＵ４のレディ信号１４を有効状態と
し、ＣＰＵ４を動作状態にすると同時にデータライン１
１を通してアクセスを実施する。
時間経過後、レディ信号１６，１７を有効状態とし、オ
ア回路７によりＣＰＵ４のレディ信号１４を有効状態と
し、ＣＰＵ４を動作状態にすると同時にデータライン１
１を通してアクセスを実施する。
【００１４】このように、アクセス時間の異なる入出力
制御素子が複数個存在しても、外部にレディ制御回路を
もたない為、単純な回路にて構成出来る。又、アクセス
時間が従来使用しているものと異なるもの（早いもの、
遅いもの）を使用する場合でも、基板の変更なしで、入
出力制御素子の載せかえのみで対応出来る効果がある。
制御素子が複数個存在しても、外部にレディ制御回路を
もたない為、単純な回路にて構成出来る。又、アクセス
時間が従来使用しているものと異なるもの（早いもの、
遅いもの）を使用する場合でも、基板の変更なしで、入
出力制御素子の載せかえのみで対応出来る効果がある。
【００１５】
【発明の効果】以上説明したように本発明は、レディ制
御回路を入出力制御素子に内蔵することにより、外部に
レディ制御回路を必要としない為回路を単純化出来る。
御回路を入出力制御素子に内蔵することにより、外部に
レディ制御回路を必要としない為回路を単純化出来る。
【００１６】又、アクセス時間が従来使用しているもの
と異なるもの（早いもの、遅いもの）を使用する場合で
も、基板の変更なしで、入出力制御素子の載せかえのみ
で対応出来る効果がある。
と異なるもの（早いもの、遅いもの）を使用する場合で
も、基板の変更なしで、入出力制御素子の載せかえのみ
で対応出来る効果がある。
【図１】本発明の入出力制御素子の一実施例のブロック
図及び制御回路である。
図及び制御回路である。
【図２】本発明の別の実施例のブロック図及び制御回路
である。
である。
【図３】従来の入出力制御素子及び制御回路である。
１ 入出力制御素子 ２ 入出力回路部 ３ レディ制御回路 ４ ＣＰＵ ５ デコーダ ６ 入出力制御素子 ７ オア回路 １１ データライン １２ チップセレクト信号（入出力制御素子１用） １３ アドレス信号 １４ レディ信号 １５ チップセレクト信号（入出力制御素子６用） １６ レディ信号（入出力制御素子１用） １７ レディ信号（入出力制御素子６用）
Claims (1)
- 【請求項１】 入出力制御素子においてレディ制御回路
を内蔵することを特徴とする入出力制御素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27614591A JPH0589039A (ja) | 1991-09-30 | 1991-09-30 | 入出力制御素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27614591A JPH0589039A (ja) | 1991-09-30 | 1991-09-30 | 入出力制御素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589039A true JPH0589039A (ja) | 1993-04-09 |
Family
ID=17565400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27614591A Pending JPH0589039A (ja) | 1991-09-30 | 1991-09-30 | 入出力制御素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589039A (ja) |
-
1991
- 1991-09-30 JP JP27614591A patent/JPH0589039A/ja active Pending
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