JPH02310746A - メモリ・アクセス・ウエイト制御回路 - Google Patents
メモリ・アクセス・ウエイト制御回路Info
- Publication number
- JPH02310746A JPH02310746A JP13360689A JP13360689A JPH02310746A JP H02310746 A JPH02310746 A JP H02310746A JP 13360689 A JP13360689 A JP 13360689A JP 13360689 A JP13360689 A JP 13360689A JP H02310746 A JPH02310746 A JP H02310746A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- register
- signal
- counter
- waits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004260 weight control Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のメモリ制御方式に関し、特に
メモリに対し読み書きを行う際、そのタイミング管理の
一つであるウェイト数を制御するメモリ・アクセス・ウ
ェイト制御回路に関する。
メモリに対し読み書きを行う際、そのタイミング管理の
一つであるウェイト数を制御するメモリ・アクセス・ウ
ェイト制御回路に関する。
パーソナル・コンピュータなどの情報処理装置において
、システムの制御を行うプロセッサ（ＣＰＵ：中天演算
処理素子）の性能は年々向上しているが、その周辺回路
、特にメモリの性能がそれに追いつかず、メモリ・アク
セスの時、時間待ち（ウェイト）を行うように設計して
いる。
、システムの制御を行うプロセッサ（ＣＰＵ：中天演算
処理素子）の性能は年々向上しているが、その周辺回路
、特にメモリの性能がそれに追いつかず、メモリ・アク
セスの時、時間待ち（ウェイト）を行うように設計して
いる。
従来この種の回路は、システム構成の際に定められたメ
モリーマツダに従い、そのウェイト数の制御をそれぞれ
規定の値を用いていたため、特定のメモリ・アクセス・
ウェイトの数は、システムにおいて規定された特定の値
となっていた。
モリーマツダに従い、そのウェイト数の制御をそれぞれ
規定の値を用いていたため、特定のメモリ・アクセス・
ウェイトの数は、システムにおいて規定された特定の値
となっていた。
上述した従来のメモリ・アクセス・ウェイト制御回路は
、メモリ範囲及びウェイト制御が特定のものとなってい
ることから、システム拡張用のメモリ範囲もシステム規
定のウェイト数で動作するため、多種多様な拡張メモリ
を制御するうえで、そのウェイト制御を適正なかたちで
行うことができず、システムの性能向上の妨げとなって
いた。
、メモリ範囲及びウェイト制御が特定のものとなってい
ることから、システム拡張用のメモリ範囲もシステム規
定のウェイト数で動作するため、多種多様な拡張メモリ
を制御するうえで、そのウェイト制御を適正なかたちで
行うことができず、システムの性能向上の妨げとなって
いた。
本発明のプログラム可能なメモリ・アクセス・ウェイト
制御回路は、制御されるメモリ範囲を示すデコード条件
と、ウェイト数のカウントを行うカウンタの条件にレジ
スタの出力を用い、これらのレジスタに任意の値を書き
込むことにより、制御されるメモリ範囲、ウェイトの数
をプログラム可能とする機能を有する。
制御回路は、制御されるメモリ範囲を示すデコード条件
と、ウェイト数のカウントを行うカウンタの条件にレジ
スタの出力を用い、これらのレジスタに任意の値を書き
込むことにより、制御されるメモリ範囲、ウェイトの数
をプログラム可能とする機能を有する。
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
レジスタ１は、制御されるメモリ範囲を示す（信号■）
を書き込むためのレジスタで、レジスタ２はそれに対応
するウェイト数をカウンタにカウントさせるための条件
（信号■）を書き込むレジスタである。デコーダ４は入
出力命令によりレジスタ１、レジスタ２にデータを書き
込む際の書き込みイネーブル信号■を作るためのもので
ある。コンパレータ５は、制御されるアドレス範囲を示
すレジスタのデータ（信号■）と、システムのアドレス
信号とを比較するためのものである。コンパレータはこ
の回路例の場合、２つの信号が等しいとき、Ｏを出力す
る。ＭＲＣＯ−ＭＷＣＯは、ともにメモリ・アクセスを
示す信号で、ＭＲＣＯはメモリのデータを読み込む場合
、ＭＷＣＯはメモリにデータを書き込む場合、それぞれ
０になる信号である。カウンタ３はウェイト要求信号を
出すタイミングと長さを決めるためのもので、信号■が
カウントする回数を決める条件、信号■がカウンタの動
作イネーブル（カウンタのＲＥＳＥＴ４．兼ねる）信号
である。これによりカウンタはウェイト要求信号を、カ
ウンタの値と条件入力の値が等しくなるまで出力し続け
る。
を書き込むためのレジスタで、レジスタ２はそれに対応
するウェイト数をカウンタにカウントさせるための条件
（信号■）を書き込むレジスタである。デコーダ４は入
出力命令によりレジスタ１、レジスタ２にデータを書き
込む際の書き込みイネーブル信号■を作るためのもので
ある。コンパレータ５は、制御されるアドレス範囲を示
すレジスタのデータ（信号■）と、システムのアドレス
信号とを比較するためのものである。コンパレータはこ
の回路例の場合、２つの信号が等しいとき、Ｏを出力す
る。ＭＲＣＯ−ＭＷＣＯは、ともにメモリ・アクセスを
示す信号で、ＭＲＣＯはメモリのデータを読み込む場合
、ＭＷＣＯはメモリにデータを書き込む場合、それぞれ
０になる信号である。カウンタ３はウェイト要求信号を
出すタイミングと長さを決めるためのもので、信号■が
カウントする回数を決める条件、信号■がカウンタの動
作イネーブル（カウンタのＲＥＳＥＴ４．兼ねる）信号
である。これによりカウンタはウェイト要求信号を、カ
ウンタの値と条件入力の値が等しくなるまで出力し続け
る。
ここで、第２図のメモリーマツプの例をもとに、動作を
説明をする。
説明をする。
第２図のようなメモリ・マツプのシステムにおいて、Ｅ
８０００Ｈ〜ＥＦＦＦＦＨ（Ｈは１６進数を示す）まで
のメモリ領域のウェイト数を制御する。このメモリ領域
は、この図の下にあるように、アドレス１９〜１５まで
を１１１０１とすることによって表される。そこで、こ
の回路の第１の動作としてレジスタ１に、この１１１０
１をそれぞれアドレスに対応するように書き込む。つぎ
に、レジスタ２に、ウェイト数が設定したい値となるよ
うにデータを書き込む。各レジスタへの書き込みは、制
御されるメモリ範囲へのアクセス以前に行っておく。
８０００Ｈ〜ＥＦＦＦＦＨ（Ｈは１６進数を示す）まで
のメモリ領域のウェイト数を制御する。このメモリ領域
は、この図の下にあるように、アドレス１９〜１５まで
を１１１０１とすることによって表される。そこで、こ
の回路の第１の動作としてレジスタ１に、この１１１０
１をそれぞれアドレスに対応するように書き込む。つぎ
に、レジスタ２に、ウェイト数が設定したい値となるよ
うにデータを書き込む。各レジスタへの書き込みは、制
御されるメモリ範囲へのアクセス以前に行っておく。
各レジスタへのデータのセット後、制御されるメモリ範
囲へのアクセスを行うと、コンパレータにより、アクセ
スしているアドレスと、レジスタ１のデータとの比較が
第１に行われる。この結果が等しい場合、コンパレータ
はＯを出力する。その後、システム側からメモリに対す
るアクセスであることを示すＭＲＣＯ／ＭＷＣＯのいず
れかの信号が入力される。これにより、信号■のカウン
ターイネーブル信号がアクティブとなり、カウンタがウ
ェイト要求信号を出力し、カウントを開始する。カウン
タはあらかじめ設定しであるレジスタ２の値となるまで
システム会クロック５ＣＬＫ（システムの動作状態を示
すクロック信号）によりカウントし続け、設定されたウ
ェイト数をメモリ・アクセス・サイクルに挿入すること
となる。これらの動作により、任意のメモリ範囲に対し
、任意のアクセス・ウェイト数を設定することが可能と
なる。
囲へのアクセスを行うと、コンパレータにより、アクセ
スしているアドレスと、レジスタ１のデータとの比較が
第１に行われる。この結果が等しい場合、コンパレータ
はＯを出力する。その後、システム側からメモリに対す
るアクセスであることを示すＭＲＣＯ／ＭＷＣＯのいず
れかの信号が入力される。これにより、信号■のカウン
ターイネーブル信号がアクティブとなり、カウンタがウ
ェイト要求信号を出力し、カウントを開始する。カウン
タはあらかじめ設定しであるレジスタ２の値となるまで
システム会クロック５ＣＬＫ（システムの動作状態を示
すクロック信号）によりカウントし続け、設定されたウ
ェイト数をメモリ・アクセス・サイクルに挿入すること
となる。これらの動作により、任意のメモリ範囲に対し
、任意のアクセス・ウェイト数を設定することが可能と
なる。
゛以上説明したように本発明は、プログラムにより設定
が可能な複数のレジスタを持つメモリ・アドレス・範囲
設定回路と、同じくプログラムにより設定が可能な複数
のレジスタを持つウェイト制御回路とを合わせ持つこと
により、拡張メモリに対し適切なウェイト制御を行うこ
とができるという効果がある。
が可能な複数のレジスタを持つメモリ・アドレス・範囲
設定回路と、同じくプログラムにより設定が可能な複数
のレジスタを持つウェイト制御回路とを合わせ持つこと
により、拡張メモリに対し適切なウェイト制御を行うこ
とができるという効果がある。
第１図は、本発明のプログラム可能なメモリ・アクセス
・ウェイト制御回路の一実施例のブロック図である。第
２図は、メモリ・マツプの一例を示す図である。 １・・・・・・レジスタ、２・・・・・・レジスタ、３
・−・・・・カウンタ、４・・・・・・デコーダ、５・
・・・・・コンパレータ、６・・・・・・アンド・ゲー
ト、７・・・・・・オア・ゲート。
・ウェイト制御回路の一実施例のブロック図である。第
２図は、メモリ・マツプの一例を示す図である。 １・・・・・・レジスタ、２・・・・・・レジスタ、３
・−・・・・カウンタ、４・・・・・・デコーダ、５・
・・・・・コンパレータ、６・・・・・・アンド・ゲー
ト、７・・・・・・オア・ゲート。
Claims (1)
- 制御されるメモリ範囲と、そのウェイト数をプログラム
可能とすることにより、対象システムのメモリ拡張時に
おいて適切な拡張を行うことができることを特徴とする
メモリ・アクセス・ウェイト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13360689A JPH02310746A (ja) | 1989-05-26 | 1989-05-26 | メモリ・アクセス・ウエイト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13360689A JPH02310746A (ja) | 1989-05-26 | 1989-05-26 | メモリ・アクセス・ウエイト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310746A true JPH02310746A (ja) | 1990-12-26 |
Family
ID=15108734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13360689A Pending JPH02310746A (ja) | 1989-05-26 | 1989-05-26 | メモリ・アクセス・ウエイト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310746A (ja) |
-
1989
- 1989-05-26 JP JP13360689A patent/JPH02310746A/ja active Pending
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