JPS6217260B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、データ転送のための信号制御回路を
内蔵した集積回路（以下「IC」という。）に関す
る。

一般に、リードオンリメモリ（以下「ROM」
という。）やランダムアクセスメモリ（以下
「RAM」という。）などのメモリICは、システム
を管理している中央制御装置（以下「CPU」と
いう。）によつて制御される。このため、メモリ
ICとCPUのインターフエイスが重要な問題とな
る。このインターフエイスの問題は、基本的には
CPUとメモリICのアドレスおよびデータバスの
構成が一致すれば、インターフエイスを整合させ
ることが可能である。しかし、この際CPUから
出力されるリード信号やライト信号に対して、メ
モリICからのデータ読出やデータ書込に要する
処理時間（以下「アクセスタイム」という。）が
同一でないことに問題がある。上記アクセスタイ
ムは、メモリICのメモリ容量、内部回路構成や
使用デバイスによつて大きく影響される。また近
年、応用システムにおいて大容量のメモリが要求
され、ますます大容量のメモリICが開発される
傾向にあり、メモリ容量が大きくなればそれだけ
負荷容量が増加して、アクセスタイムが長くな
る。

また、電池を電源とする応用システムにおいて
は、従来のｎチヤネルMOSデバイス（以下
「nMOS」という。）構成のメモリICに代り、低消
費電力の相補型MOSデバイス（以下「CMOS」
という。）構成のメモリICが使用されている。こ
のCMOS構成のメモリICは、nMOS構成のメモリ
ICに比較して低消費電力であるが、アクセスタ
イムが長い。特に、集積度を上げるためにｎチヤ
ネルトランジスタを複数個直列に接続したCMOS
技術によるROMは、直列に接続されたトランジ
スタの個数によりそのアクセスタイムが決定され
るため、高速のROMに比較してアクセスタイム
が数十倍長い。

CPUが要求するアクセスタイム以内のメモリ
ICを使用する場合は、CPUは本来のスピードで
動作可能である。しかし、CPUの必要とするア
クセスタイムより長いメモリICを使用する場合
には、CPUの読込サイクルや書込サイクルを延
長して、リード信号やライト信号を引延す必要が
ある。

このため、従来から、リードサイクルやライト
サイクルを引延す方法として、CPUの動作スピ
ードを遅くして、リード信号やライト信号を最も
長いメモリICのアクセスタイムに合せる方法が
知られている。また、CPUの具備されているリ
ードサイクルやライトサイクルを延長するレデイ
機能を使用して、メモリICがアクセスされた場
合に、その各メモリICのアクセスタイムに応じ
た期間に、レデイ機能を動作させるような付加回
路（以下「レデイ信号回路」という）をCPUの
外部に設ける方法も知られている。しかし、これ
らの従来方法のCPUの動作スピードを遅くする
方法は、メモリICアクセス時以外でもCPUの動
作スピードが遅くなるので、応用システム全体の
演算処理スピードが遅くなる欠点を有する。

また、CPUのレデイ機能を使用する場合に
は、上記レデイ信号回路はアクセスタイムの異な
るメモリIC毎に別の回路が必要となる。このた
め、アクセスタイムの異なるメモリICを多く使
用する応用システムにおいては、上記レデイ信号
回路は応用システムに使用しているメモリICの
アクセスタイムの種類の数だけ必要となる欠点を
有する。

また、上記各レデイ信号回路は対象となるメモ
リICが選択された場合にだけ動作するように、
各レデイ信号回路にアドレスデコーダ等の選択回
路を付加しなければならず、回路が複雑化する欠
点を有する。

また近年、応用システムの構成は、大容量メモ
リを用いて小型化が図られていて、CPU、
ROM、RAM等がすべてCMOS構成のハンデイタ
イプの応用システムもある。したがつて、応用シ
ステムが小型化すると、付加回路は少ない方が良
く、従来の方法のように上記レデイ信号回路や上
記選択回路を付加することは、応用システムの小
型化を妨げるばかりか、システムの価格の上昇に
もつながり大きな欠点となる。

本発明はこの点を改良するもので、外部に付加
回路を設けることなく、アクセスタイムの遅い装
置を最適なアクセスタイムでアクセスすることが
でき、システムの小型化および処理効率を向上す
ることができる集積回路を提供することを目的と
する。

本発明は、CPUチツプとデータ転送を行なう
メモリチツプを有する集積回路において、前記メ
モリチツプは前記CPUチツプから送られるメモ
リアクセス要求信号を当該メモリのチツプセレク
ト信号に応じて入力し、チツプ内部のメモリ部に
対するアクセス信号を発生するゲート回路と、ク
ロツクに応答して計数動作を行なうカウンタ回路
と、前記アクセス信号をリセツト解除信号として
前記カウンタ回路に与え、該カウンタ回路の対数
動作を起動する手段と、前記アクセス信号をデー
タの不確定を指示する信号として前記CPUチツ
プに転送する出力回路と、前記カウンタ回路の計
数内容が特定の内容になつたことを検出する検出
回路と、該検出回路からの検出信号によつて前記
出力回路からの前記指示信号の出力を停止する手
段とを有し、前記検出回路は前記メモリチツプの
製造時に検出すべき特定内容を決定するように作
成されることを特徴とするものである。

本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例の要部ブロツク構成
図である。この例はROMIC１にレデイ信号制御
回路２が内蔵されている例を示す。すなわち、端
子３から入力されたリード信号ｂはノア回路４の
一方の入力端子に導かれている。ノア回路４の他
の入力端子にはチツプセレクト信号ａが入力され
ている。このチツプセレクト信号ａは、ROMIC
が選択されたときにロウレベルになる信号で、
ROMIC１が選択されたときにリード信号ｂは有
効となり、ノア回路４を介してROMIC１内に入
力される。このノア回路４の出力は、データ読出
制御信号として図外に導かれるとともに、レデイ
信号の状態を制御する制御回路として働くナンド
回路５に入力されるとともに、インバータ６にも
それぞれ導かれている。さらに、このノア回路４
の出力はシフトレジスタ７の入力端子に導かれて
いる。

また、インバータ６の出力はシフトレジスタ７
のリセツト端子に導かれている。この、シフトレ
ジスタ７は本実施例においては「６ビツト」構成
のカウンタとして機能し、端子８から入力される
クロツク信号ｃの立上がりエツジで信号をシフト
する構成である。このシフトレジスタ７の各ビツ
ト出力は、選択回路９に導かれている。このシフ
トレジスタ７の出力と選択回路９の出力線との交
点９_１，９_２，９_３，９_４，９_５，９_６は通常は
開放されていて、シフトレジスタ７の各出力は選
択回路９の出力と関係づけられていない。しかし
て、この選択回路９の各交点の１つをシフトレジ
スタ７の対立する出力と接続すれば、その接続し
た交点に対応するシフトレジスタ７のビツトの出
力が、選択回路９の出力（インバータ１０の入
力）となる。この例では、交点９_３が接続されて
いるため（第１図のＯ印）シフトレジスタ７の
「第３ビツト」の出力が選択回路９の出力とされ
ている。この選択回路９の接続点を変えることに
より、シフトレジスタ７のビツト出力を変えるこ
とができる。すなわちクロツクの計数値を変え遅
延時間を可変にすることができる。

選択回路９の出力はインバータ１０を介して上
記ナンド回路５の他の入力端子に導かれている。
このナンド回路５の出力が端子１１に接続され、
図外のCPUのレデイ機能を制御するためのレデ
イ信号ｊとしてCPUへ出力される。

選択回路９の交点の設定は、ROMICのメモリ
コード設定と同様の工程で行うように構成するこ
とが好ましい。

第２図は第１図に×印で示した点の入力信号あ
るいは出力信号を示す動作タイムチヤートであ
る。

このような回路構成で、本実施例の特徴ある動
作を説明する。このROMIC１が選択されないと
きは、チツプセレクト信号ａはハイレベルである
ので、ノア回路４の出力はロウレベルとなり、ナ
ンド回路５の出力、すなわちレデイ信号ｊはハイ
レベルのままである。ここで、ROMICを複数個
使用したシステムでは、CPUが選択したROMIC
のみのレデイ信号を調べるため、他のROMICの
レデイ信号は選択したROMICのレデイ信号に影
響を与えないようにハイレベルになつている。

いま、このROMIC１が選択されるとチツプセ
レクト信号ａがロウレベルになる。しかし、リー
ド信号ｂがハイレベルの間はシフトレジスタ７は
リセツト状態にあるので、シフトレジスタ７の各
ビツトの出力はすべてロウレベルになつている。
また、ノア回路４の出力はロウレベルであるの
で、ナンド回路５の出力すなわちレデイ信号ｊは
ハイレベル状態のままである。

次に、リード信号ｂがハイレベルからロウレベ
ルに変化すると、すなわちCPUからリード信号
が与えられると、ノア回路４の出力はハイレベル
になる。この時、インバータ１０はハイレベルの
ままであるので、ナンド回路５はロウレベルにな
り、レデイ信号ｊはロウレベルに変化する。図外
のCPUはレデイ信号ｊのロウレベルを検出する
と、メモリのアクセスを引延ばすウエイト状態に
入る。また、リード信号ｂがロウレベルに変化す
るとシフトレジスタ７のリセツト状態は解除さ
れ、端子８に入力されるクロツク信号ｃの立上が
り（第２図においてで示す。）でシフトレジス
タ７はノア回路４の出力のハイレベルを読込み、
１ビツトシフトするので、シフトレジスタ７の第
１ビツトの出力はハイレベルとなる（第２図にお
いてで示す）。しかし、選択回路９の出力は、
シフトレジスタ７の第３ビツト出力であつて、ロ
ウレベルのままである。このため、レデイ信号ｊ
はロウレベルのままである。クロツク信号ｃの第
２番目の立上がり（第２図においてで示す）で
シフトレジスタ７は再び１ビツトシフトされるの
で、シフトレジスタ７の第２ビツトの出力はハイ
レベルとなる（第２図においてで示す）が、レ
デイ信号ｊはロウレベルのままである。

次にクロツクの第３番目の立上がり（第２図に
おいてで示す）において、シフトレジスタ７の
第３ビツトの出力はハイレベルとなるので（第２
図においてで示す）、インバータ１０の入力は
ハイレベルとなり、インバータ１０の出力はロウ
レベルとなる。このため、ナンド回路５の出力は
ハイレベルとなり、レデイ信号ｊはハイレベルと
なり（第２図においてで示す）アクテイブ状態
となる。この状態で図外のCPUにデータが確定
したことを知らされる。したがつて、レデイ信号
ｊがロウレベルでインアクテイブ状態（第２図に
おいてで示す）の時間をこのROMICのアクセ
スタイムより少しだけ長くしておけば、CPUは
レデイ信号ｊがハイレベルになつたことを確認し
て後にデータを読込み、確定したデータを
ROMICから得ることができる。

このように、レデイ信号ｊのロウレベル（イン
アクテイブ状態）の時間は、クロツク信号ｃの周
期と、クロツク信号ｃの入力数によつて任意に定
められる。したがつて、別のCPUとこのROMIC
１を接続し上記クロツク信号ｃの周期の２分の１
の周期のクロツクが入力される場合には、上記選
択回路９の９_６の交点をシフトレジスタ７の出力
と接続して、リード信号ｂがロウレベルになつた
後、クロツク信号ｃの第６番目の立上がりでレデ
イ信号ｊをハイレベル（アクテイブ状態）になる
ように構成する。このときには、レデイ信号ｊが
ロウレベル（インアクテイブ状態）の時間は、上
記実施例に示す選択回路９の９_３の交点をシフト
レジスタ７の出力と接続した場合と同様になる。
このため、ROMICのアクセスタイムに最適なレ
デイ信号ｊのインアクテイブ状態を設定すること
ができる。また、クロツクの周期が1.5倍の場合
でも、同様に選択回路９の９_２の交点をシフトレ
ジスタ７の出力と接続すれば、レデイ信号ｊのイ
ンアクテイブ時間を上記二つの例とほとんど同様
な値に設定することができる。

このようにシステムから供給される基準入力ク
ロツクに応じて、選択回路９の交点とシフトレジ
スタ７の出力との接続を変えることによりアクセ
スすべき装置のアクセスタイムに応じてレデイ信
号の長さを制御することができる。さらに、選択
回路９の変更はROMICのメモリコードと同じ工
程により変更できる構造にすることにより、
ROMICのメモリコードを設定するときに、選択
回路９の設定をCPUあるいはシステムの基準入
力クロツクに応じて最適なクロツク数に設定する
ことができる。

なお、上記例はシフトレズスタを用いて選択回
路の接続点を移動させる方法によりクロツク信号
の入力数をプログラム可能とする場合を示した
が、例えば、このシフトレジスタはフリツプフロ
ツプを直列に接続した分周回路等によつても実現
できる。また、このシフトレジスタのかわりにカ
ウンタを使つて、入力されるクロツク信号を遅延
すべき時間に応じた数だけ計数することによつて
も実現できる。この場合にはモードレジスタを備
えて、所定のカウント数をセツトし、カウント数
とモードレジスタの内容が一致した時にレデイ信
号を制御する回路構成にすることがよい。

本発明は以上説明したように、基準入力クロツ
クを計数し、アクセスタイムにあつた時間をアク
セスされるIC内で計数し、それによつてレデイ
信号を制御するような回路をアクセスされる集積
回路と同一チツプ上に設けており、外部に付加回
路を設けることなしにアクセスタイムの遅い装置
をCPUにとつて最適なアクセスタイムでアクセ
スすることができる。さらにシステムを小型化
し、システムの処理効率を向上することができ
る。さらに、ROMICのメモリコードを設定する
とき、選択回路も設定することができるため、シ
ステムおよびCPUから供給される出力クロツク
の周波数に応じて、クロツク数を変えられ、
CPUと装置との間で最適なアクセスタイムをう
るレデイ信号を発生させることができる等の効果
を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロツク構成
図。第２図は第１図に×印で示した点の入力信号
あるいは出力信号を示す動作タイムチヤート。 １……ROMIC、２……レデイ信号制御回路、
３，８……端子、４……ノア回路、５……ナンド
回路、６，１０……インバータ、７……シフトレ
ジスタ、９……選択回路。

Claims (1)

【特許請求の範囲】
1. １ CPUチツプとデータ転送を行なうメモリチ
   ツプを有する集積回路において、前記メモリチツ
   プは前記CPUチツプから送られるメモリアクセ
   ス要求信号を当該メモリのチツプセレクト信号に
   応じて入力し、チツプ内部のメモリ部に対するア
   クセス信号を発生するゲート回路と、クロツクに
   応答して計数動作を行なうカウンタ回路と、前記
   アクセス信号をリセツト解除信号として前記カウ
   ンタ回路に与え、該カウンタ回路の計数動作を起
   動する手段と、前記アクセス信号をデータの不確
   定を指示する信号として前記CPUチツプに転送
   する出力回路と、前記カウンタ回路の計数内容が
   特定の内容になつたことを検出する検出回路と、
   該検出回路からの検出信号によつて前記出力回路
   からの前記指示信号の出力を停止する手段とを有
   し、前記検出回路は前記メモリチツプの製造時に
   検出すべき特定内容を決定するように作成される
   ことを特徴とする集積回路。