JPH01137346A - メモリ選択切換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、中央処理ユニットの指示に従ってリードオ
ンリメモリおよびランダムアクセスメモリに対するアク
セスを選択的に実施するメモリ選択切換回路に関するも
のである。

〔従来の技術〕

第３図は従来のメモリアクセス選択切換回路を示す回路
図であシ、図において、１は中央処理ユニット（以下、
ＣＰＵという）、２はとのＣＰＵＩとアドレス線および
データ線で接続されたリードオンリメモリ（以下、ＲＯ
Ｍという）、３は上記ＣＰＵ１に対して、ＲＯＭ２と同
様に、アドレス線およびデータ線で接続されたランダム
アクセスメモリ（以′下、ＲＡＭという）、４は上記Ｃ
ＰＵ　１の制御線に接続されたメモリ選択切換回路、５
ａ、５ｂは２人力論理積（以下、ＡＮＤという）回路、
６は否定（以下、ＮＯＴという・）回路である。

次に動作について説明する。ＣＰＵ１がＲＯＭ　２やＲ
ＡＭ　３からデータを読出す場合は、ＭＲＤ信号を有意
とし、データを書込む場合はｍ信号を・有意とする。ま
た、蓄積プログラムのみの読出しの時は、ＦＥＴＣＨ信
号を有意とする。そこで、まず、蓄積プログラムを格納
したＲＯＭ２に対して、ＣＰＵ１が読出し対象となるプ
ログラムが格納されたアドレスを出力するとともに、Ｍ
ＲＤ信号およびＦＥＴＣＨ信号を有意にすると、ＡＮＤ
回路５ａの２人力が共に有意となって、メモリ選択切換
回路４のＲＯＭ−ＲＤ信号出力が有意となる。これによ
り、ＲＯＭ２のＲＥＡＤ端子が有意となって、ＲＯＭ２
中のプログラムの内容を読出す。

また、ＲＡＭ３については、同様にＣＰＵ　１が続出し
対象のアドレスを指定し、ＭＲＤ信号を有意、ＦＥＴＣ
Ｈ信号を無意に−ｊると、ＡＮＤ回路５　ｂ　、　ＮＯ
Ｔ回路６により生成されるＲＡＭ−ＲＤ倍信号有意とな
る。

このため、ＲＡＭ３のＲＥＡＤ端子が有意となりて、Ｒ
ＡＭａ中の上記指定したアドレスの内容を読出す。

ＲＡＭ３に対する書込みについては、ＣＰＵ１は■往信
号を有意とし、同時に出力したデータをＲＡＭ　ａ中の
指定したアドレスに誉込む。

〔発明が解決しようとする問題点〕

従来のメモリ選択切換装置は以上のように構成されてい
るので、ＲＯＭ２から読出されるのは蓄積プログラムの
みで、これ以外に読出し専用のデータを記憶させておい
てもＲＡＭ３の様にデータとして読出す事が出来ず、と
の種読出し専用のデータを読出すにはその読出しに必要
なプログラムの製作が必要となるほか、メモリ容量及び
プログラム製作コストが増大するなどの問題点があつた
。また、これ以外に、ＲＯＭ２を蓄積プログラム用とデ
ータ用とに分割するという方法も有りたが、分割分だけ
ハードウェア量が増大し、分割によりブログラム製作に
制約を与える事になシ、結局プログラム製作コストが増
大するなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＲＯＭ中に格納した蓄積プログラム以外のデ
ータも読出すことができるとともに、この読出しのため
の手段をローコストに実現することができるメモリ選択
切換装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリ選択切換装置は、中央処理ユニッ
トによ如アクセスされるリードオンリメモリとランダム
アクセスメモリとを有し、上記中央処理ユニットからの
指示によって任意のカウント初期値を初期値設定手段に
よりて設定し、この設定したカウント初期値にもとづい
て、カウント手段により上記リードオンリメモリへのア
クセス回数を所定のクロックタイミングでカウントし、
上記カウント初期値にもとづく期間中、ゲート回路手段
によって上記リードオンリメモリ中の読出し専用データ
のみを選択して読出す仁とができるような構成としたも
のである。

〔作用〕

この発明におけるデコーダおよび２人力ＡＮＤ回路は、
ＣＰＵが指定したデータ数を初期カウント値として、Ｎ
ビットダウンカウンタなどのカウント手段にロードし、
上記ＣＰＵＯＲ０Ｍからのデータ読出し指定ごとに、そ
のＮビットダウンカウンタを、カウント値が０になるま
でカウントダウンするようになし、この間、ゲート回路
手段によって上記ＲＯＭ中の読出し専用データのみを読
み出すことができるようにする。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、４Ａはメモリ選択切換回路であシ、このう
ち、１は２人力ＡＮＤ回路１２ａとともにＣＰＵ　１か
らのデータを初期値として、カウント手段としてのＮビ
ットダウンカウンタ８に設定（ロード）するデコーダで
、これが後述の２人力ＡＮＤ回路１２ａとともに初期値
設定手段を構成する。

９はＮビット入力の論理和（以下、ＯＲという）回路、
１０は２人力ＯＲ＠路、１１ｍ、１１ｂは３人力ＡＮＤ
回路、１２ａ、１２ｂは２人力ＡＮＤ回路、１３ａ　ｅ
　１３ｂ　。

１３ｃはＮＯＴ回路であシ、２人力ＯＲ回路１０と、３
人力ＡＮＤ回路１１ａ、１１ｂと、２人力ＡＮＤ回路１
２ｂと、ＮＯＴ回路１３ａ−１３ｃと、ＯＲ回路９とは
、ゲート回路手段（Ｓ）を構成している。

また、第２図は第１図に示す回路各部における信号波形
のタイミングチャートである。

以下に、この実施例の動作を説明する。ＣＰＵ　１がＲ
ＯＭ　２中の読出し専用データを読出す場合、まず、Ｃ
ＰＵ１により、読出しの対象とするデータ数量を指定す
る。したがって、この指定のために、所定のアドレスを
デコーダ７へ出力し、■Ｂ倍信号有意にする。このため
、デコーダ７および２人力ＡＮＤ回路１２ａが有意とな
って、Ｎビットダウンカウンタ８のロード信号入力が有
意となる。これによ！Ｄ、ＣＰＵ１から出力したデータ
ｉが初期カウント値としてＮピットダウンカウンタ８に
ロードされる（第２図はｉ＝３の場合を示した）。その
後、Ｎビットダウンカウンタ８は３人力ＡＮＤ回路１１
ｂおよびＮＯＴ回路１３ｂにより生成されるクロック信
号Ｔによ、！７、ＣＰＵ１がＭＲＤ信号に対してＦＥＴ
α信号を有意（データの読出し指定）とする度にカウン
トダウンされ、０になるまでの間はＮピットのカウント
出力の中のいずれかが有意となる。

したがって、Ｎビットダウンカウンタ８に接続されたＯ
Ｒ回路９の出力はｌカウント中は有意となる。つまり、
ＲＯＭ−ＲＤ傷信号ｌカウント中すなわちカウント初期
値にもとづく期間中、ＭＲＤ信号に対してＦＥＴＣＨ伯
号が有意になる度に有意となシ、ＲＯＭＺ中の読出し専
用データを読出すことができる。一方、上記１カウント
中は、３人力ＡＮＤ回路１１ａの１つの入力がＮＯＴ回
路１３ａにより無意となっているため、ＲＡＭ−ＲＤ傷
信号無意のままで、ＲＡＭ３に対する読出しアクセスは
実行されない。

なお、ＣＰＵＩがＲＯＭ２中の蓄積プログラムを読出し
、ＲＡＭ３に対してデータの読出し／書込み動作を行う
場合については、従来例と同様である。

〔発明の効果〕

以上のように、この発明によれば、カウント初期値にも
とづくカウント手段のカウント期間中は、ＲＯＭをデー
タ用のメモリとして読出しアクセス出来るように構成し
たので、ＲＯＭ中にも蓄積プログラム以外に、読出し専
用データを格納出来るようになり、またデータ読出しの
ための専用のプログラムを用意しなくてすみ、メモリ容
量やプログラムの製作コストの増大なく、安価にＲＯＭ
の利用拡大を図れるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ選択切換装置
を示す要部の回路図、第２図は第１図に示す回路各部の
信号波形のタイミングチャート、第３図は従来のメモリ
選択切換装置を示す回路図である。 １は中央処理二二ツ）　、７　ｅ　１２ｍは初期値設定
手段、８はカウント手段、７はデコーダ、Ｓはゲート回
路手段、１２ａは２人力ＡＮＤ回路。 なお、図中、同一符号は同一、又は相等部分を示す。

Claims (1)

【特許請求の範囲】
1. 中央処理ユニットによりアクセスされるリードオンリメ
   モリおよびランダムアクセスメモリと、上記中央処理ユ
   ニットの指示により任意のカウント初期値を設定する初
   期値設定手段と、この初期値設定手段により設定したカ
   ウント初期値にもとづき、上記リードオンリメモリへの
   アクセス回数を所定のクロックタイミングでカウントす
   るカウント手段と、このカウント手段の上記カウント初
   期値にもとづく期間中上記リードオンリメモリ中の読出
   し専用データのみを選択して読出すことができるようす
   るゲート回路手段とを備えたメモリ選択切換装置。