JPH08185351A - メモリ装置およびメモリ装置へのアクセス方法 - Google Patents
メモリ装置およびメモリ装置へのアクセス方法Info
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- JPH08185351A JPH08185351A JP6338152A JP33815294A JPH08185351A JP H08185351 A JPH08185351 A JP H08185351A JP 6338152 A JP6338152 A JP 6338152A JP 33815294 A JP33815294 A JP 33815294A JP H08185351 A JPH08185351 A JP H08185351A
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Abstract
(57)【要約】
【目的】 ダイナミックランダムアクセスメモリの高速
アクセスモードを十分に活用することができるメモリ装
置を提供する。 【構成】 メモリ装置10は、高速ページモードで高速
にアクセス可能な2つのDRAM2,3を有する。DR
AM2には、CPU1の作業内容を指示する制御コード
などのコードが蓄積され、DRAM2はコード専用メモ
リとして用いられる。これに対し、DRAM3には、C
PU1による作業の実行に必要なデータが蓄積され、D
RAM3はデータ専用メモリとして用いられる。各DR
AM2,3の動作制御に用いられる制御信号としては、
CPU1からのアドレス情報と、RAS信号と、CAS
信号と、WE信号とが用いられる。各DRAM2,3に
対するRAS信号、CAS信号、およびWE信号はデコ
ーダ4でCPU1からのアドレス情報に基づき生成され
る。
アクセスモードを十分に活用することができるメモリ装
置を提供する。 【構成】 メモリ装置10は、高速ページモードで高速
にアクセス可能な2つのDRAM2,3を有する。DR
AM2には、CPU1の作業内容を指示する制御コード
などのコードが蓄積され、DRAM2はコード専用メモ
リとして用いられる。これに対し、DRAM3には、C
PU1による作業の実行に必要なデータが蓄積され、D
RAM3はデータ専用メモリとして用いられる。各DR
AM2,3の動作制御に用いられる制御信号としては、
CPU1からのアドレス情報と、RAS信号と、CAS
信号と、WE信号とが用いられる。各DRAM2,3に
対するRAS信号、CAS信号、およびWE信号はデコ
ーダ4でCPU1からのアドレス情報に基づき生成され
る。
Description
【0001】
【産業上の利用分野】本発明は、外部から高速モードで
アクセス可能な複数のダイナミックランダムアクセスメ
モリを有するメモリ装置およびメモリ装置へのアクセス
方法に関する。
アクセス可能な複数のダイナミックランダムアクセスメ
モリを有するメモリ装置およびメモリ装置へのアクセス
方法に関する。
【0002】
【従来の技術】従来、ダイナミックランダムアクセスメ
モリ(以下、DRAMという)におけるアクセスタイム
を向上させるために、高速ページモード方式、キャッシ
ュ方式、シンクロナス方式などの高速アクセスモードを
実行可能なDRAMが開発され、このような高速アクセ
スモード実行可能なDRAMを有するメモリ装置が実現
されている。
モリ(以下、DRAMという)におけるアクセスタイム
を向上させるために、高速ページモード方式、キャッシ
ュ方式、シンクロナス方式などの高速アクセスモードを
実行可能なDRAMが開発され、このような高速アクセ
スモード実行可能なDRAMを有するメモリ装置が実現
されている。
【0003】これらの方式による高速アクセスモード実
行可能なDRAMにおいて、いずれの方式でも連続した
アドレスに対しアクセスを行うという条件を満足すると
き、高速アクセスが可能になるが、この条件を満足しな
いと、高速アクセスを実行することはできない。よっ
て、上述のメモリ装置においても、連続したアドレスに
対しアクセスを行うという条件を満足しないとき、高速
なメモリアクセスを実行することができない。
行可能なDRAMにおいて、いずれの方式でも連続した
アドレスに対しアクセスを行うという条件を満足すると
き、高速アクセスが可能になるが、この条件を満足しな
いと、高速アクセスを実行することはできない。よっ
て、上述のメモリ装置においても、連続したアドレスに
対しアクセスを行うという条件を満足しないとき、高速
なメモリアクセスを実行することができない。
【0004】一般に、上述のメモリ装置におけるコンピ
ュータなどの制御プログラムの格納形態では、制御プロ
グラムはCPUの作業内容を指示する制御コードなどの
コードが記述されているコード部と、作業の実行に必要
なデータを蓄積するデータ部とに分けて格納され、コー
ド部とデータ部とは互いに異なるアドレスに格納される
ことが多い。
ュータなどの制御プログラムの格納形態では、制御プロ
グラムはCPUの作業内容を指示する制御コードなどの
コードが記述されているコード部と、作業の実行に必要
なデータを蓄積するデータ部とに分けて格納され、コー
ド部とデータ部とは互いに異なるアドレスに格納される
ことが多い。
【0005】この制御プログラムを実行するとき、コー
ド部からコードを読み出しながらデータ部のデータを操
作され、2つの異なるアドレス空間が交互にアクセスさ
れる。
ド部からコードを読み出しながらデータ部のデータを操
作され、2つの異なるアドレス空間が交互にアクセスさ
れる。
【0006】
【発明が解決しようとする課題】しかし、上述のメモリ
装置では、連続する数ワードのコード、データに対して
は高速なアクセスを実行することができるが、コード部
とデータ部とを交互にアクセスする場合、非連続なメモ
リアドレスを交互にアクセスするから、DRAMの高速
アクセスモードを十分に機能させることができない。
装置では、連続する数ワードのコード、データに対して
は高速なアクセスを実行することができるが、コード部
とデータ部とを交互にアクセスする場合、非連続なメモ
リアドレスを交互にアクセスするから、DRAMの高速
アクセスモードを十分に機能させることができない。
【0007】本発明の目的は、ダイナミックランダムア
クセスメモリの高速アクセスモードを十分に活用するこ
とができるメモリ装置およびメモリ装置へのアクセス方
法を提供することにある。
クセスメモリの高速アクセスモードを十分に活用するこ
とができるメモリ装置およびメモリ装置へのアクセス方
法を提供することにある。
【0008】
【課題を解決するための手段】請求項1記載の発明は、
外部から高速モードでアクセス可能な複数のダイナミッ
クランダムアクセスメモリを有するメモリ装置におい
て、各ダイナミックランダムアクセスメモリの中の一部
を演算、処理などに必要なデータを蓄積するデータ専用
メモリとして、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとして割り当て、前記外部からのアドレス情
報に基づき前記データ専用メモリに割り当てられたダイ
ナミックランダムアクセスメモリおよび前記コード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリの内のいずれか一方をアクセス先として選択する
ことを特徴とする。
外部から高速モードでアクセス可能な複数のダイナミッ
クランダムアクセスメモリを有するメモリ装置におい
て、各ダイナミックランダムアクセスメモリの中の一部
を演算、処理などに必要なデータを蓄積するデータ専用
メモリとして、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとして割り当て、前記外部からのアドレス情
報に基づき前記データ専用メモリに割り当てられたダイ
ナミックランダムアクセスメモリおよび前記コード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリの内のいずれか一方をアクセス先として選択する
ことを特徴とする。
【0009】請求項2記載の発明は、請求項1記載のメ
モリ装置において、前記高速モードは高速ページモード
であることを特徴とする。
モリ装置において、前記高速モードは高速ページモード
であることを特徴とする。
【0010】請求項3記載の発明は、請求項2記載のメ
モリ装置において、各ダイナミックランダムアクセスメ
モリに対するアクセスが交互に繰り返され、そのアクセ
スが交互に繰り返されている期間中、各ダイナミックラ
ンダムアクセスメモリに対する行アドレスのサンプリン
グを許可状態に保持することによって、各ダイナミック
ランダムアクセスメモリに対するその行アドレス上にあ
る列アドレスのサンプリングを行うことを特徴とする。
モリ装置において、各ダイナミックランダムアクセスメ
モリに対するアクセスが交互に繰り返され、そのアクセ
スが交互に繰り返されている期間中、各ダイナミックラ
ンダムアクセスメモリに対する行アドレスのサンプリン
グを許可状態に保持することによって、各ダイナミック
ランダムアクセスメモリに対するその行アドレス上にあ
る列アドレスのサンプリングを行うことを特徴とする。
【0011】請求項4記載の発明は、外部から高速モー
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置において、あるダイナミッ
クランダムアクセスメモリを演算、処理などに必要なデ
ータを蓄積するデータ専用メモリとして割り当て、他の
ダイナミックアクセスメモリを演算、処理などの内容を
指示するコードを蓄積するコード専用メモリとに割り当
てるとともに、前記データ専用メモリに割り当てられた
ダイナミックランダムアクセスメモリと前記コード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリとを同一のメモリ空間に配置し、前記外部からの
アクセスがデータアクセスおよびコードアクセスの内の
いずれであるかを判定し、その判定の結果に応じて前記
データ専用メモリに割り当てられたダイナミックランダ
ムアクセスメモリおよび前記コード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択することを特徴とす
る。
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置において、あるダイナミッ
クランダムアクセスメモリを演算、処理などに必要なデ
ータを蓄積するデータ専用メモリとして割り当て、他の
ダイナミックアクセスメモリを演算、処理などの内容を
指示するコードを蓄積するコード専用メモリとに割り当
てるとともに、前記データ専用メモリに割り当てられた
ダイナミックランダムアクセスメモリと前記コード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリとを同一のメモリ空間に配置し、前記外部からの
アクセスがデータアクセスおよびコードアクセスの内の
いずれであるかを判定し、その判定の結果に応じて前記
データ専用メモリに割り当てられたダイナミックランダ
ムアクセスメモリおよび前記コード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択することを特徴とす
る。
【0012】請求項5記載の発明は、外部から高速モー
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置に用いられるアクセス方法
において、各ダイナミックランダムアクセスメモリの中
の一部を演算、処理などに必要なデータを蓄積するデー
タ専用メモリとして、他のダイナミックアクセスメモリ
を演算、処理などの内容を指示するコードを蓄積するコ
ード専用メモリとして割り当て、前記外部からのアドレ
ス情報に基づき前記データ専用メモリに割り当てられた
ダイナミックランダムアクセスメモリおよび前記コード
専用メモリに割り当てられたダイナミックランダムアク
セスメモリの内のいずれか一方をアクセス先として選択
することを特徴とする。
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置に用いられるアクセス方法
において、各ダイナミックランダムアクセスメモリの中
の一部を演算、処理などに必要なデータを蓄積するデー
タ専用メモリとして、他のダイナミックアクセスメモリ
を演算、処理などの内容を指示するコードを蓄積するコ
ード専用メモリとして割り当て、前記外部からのアドレ
ス情報に基づき前記データ専用メモリに割り当てられた
ダイナミックランダムアクセスメモリおよび前記コード
専用メモリに割り当てられたダイナミックランダムアク
セスメモリの内のいずれか一方をアクセス先として選択
することを特徴とする。
【0013】請求項6記載の発明は、外部から高速モー
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置に用いられるアクセス方法
において、各ダイナミックランダムアクセスメモリの中
の一部を演算、処理などに必要なデータを蓄積するデー
タ専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、前記データ専用メ
モリに割り当てられたダイナミックランダムアクセスメ
モリと前記コード専用メモリに割り当てられたダイナミ
ックランダムアクセスメモリとを同一のメモリ空間に配
置し、前記外部からのアクセスがデータアクセスおよび
コードアクセスの内のいずれであるかを判定し、その判
定の結果に応じて前記データ専用メモリに割り当てられ
たダイナミックランダムアクセスメモリおよび前記コー
ド専用メモリに割り当てられたダイナミックランダムア
クセスメモリの内のいずれか一方をアクセス先として選
択することを特徴とする。
ドでアクセス可能な複数のダイナミックランダムアクセ
スメモリを有するメモリ装置に用いられるアクセス方法
において、各ダイナミックランダムアクセスメモリの中
の一部を演算、処理などに必要なデータを蓄積するデー
タ専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、前記データ専用メ
モリに割り当てられたダイナミックランダムアクセスメ
モリと前記コード専用メモリに割り当てられたダイナミ
ックランダムアクセスメモリとを同一のメモリ空間に配
置し、前記外部からのアクセスがデータアクセスおよび
コードアクセスの内のいずれであるかを判定し、その判
定の結果に応じて前記データ専用メモリに割り当てられ
たダイナミックランダムアクセスメモリおよび前記コー
ド専用メモリに割り当てられたダイナミックランダムア
クセスメモリの内のいずれか一方をアクセス先として選
択することを特徴とする。
【0014】
【作用】請求項1記載のメモリ装置では、各ダイナミッ
クランダムアクセスメモリの中の一部を演算、処理など
に必要なデータを蓄積するデータ専用メモリとして、他
のダイナミックアクセスメモリを演算、処理などの内容
を指示するコードを蓄積するコード専用メモリとして割
り当て、外部からのアドレス情報に基づきデータ専用メ
モリに割り当てられたダイナミックランダムアクセスメ
モリおよびコード専用メモリに割り当てられたダイナミ
ックランダムアクセスメモリの内のいずれか一方をアク
セス先として選択する。
クランダムアクセスメモリの中の一部を演算、処理など
に必要なデータを蓄積するデータ専用メモリとして、他
のダイナミックアクセスメモリを演算、処理などの内容
を指示するコードを蓄積するコード専用メモリとして割
り当て、外部からのアドレス情報に基づきデータ専用メ
モリに割り当てられたダイナミックランダムアクセスメ
モリおよびコード専用メモリに割り当てられたダイナミ
ックランダムアクセスメモリの内のいずれか一方をアク
セス先として選択する。
【0015】請求項2記載のメモリ装置では、高速モー
ドとして高速ページモードが用いられている。
ドとして高速ページモードが用いられている。
【0016】請求項3記載のメモリ装置では、各ダイナ
ミックランダムアクセスメモリに対するアクセスが交互
に繰り返され、そのアクセスが交互に繰り返されている
期間中、各ダイナミックランダムアクセスメモリに対す
る行アドレスのサンプリングを許可状態に保持すること
によって、各ダイナミックランダムアクセスメモリに対
するその行アドレス上にある列アドレスのサンプリング
を行う。
ミックランダムアクセスメモリに対するアクセスが交互
に繰り返され、そのアクセスが交互に繰り返されている
期間中、各ダイナミックランダムアクセスメモリに対す
る行アドレスのサンプリングを許可状態に保持すること
によって、各ダイナミックランダムアクセスメモリに対
するその行アドレス上にある列アドレスのサンプリング
を行う。
【0017】請求項4記載のメモリ装置では、あるダイ
ナミックランダムアクセスメモリを演算、処理などに必
要なデータを蓄積するデータ専用メモリとして割り当
て、他のダイナミックアクセスメモリを演算、処理など
の内容を指示するコードを蓄積するコード専用メモリと
に割り当てるとともに、データ専用メモリに割り当てら
れたダイナミックランダムアクセスメモリとコード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリとを同一のメモリ空間に配置し、外部からのアク
セスがデータアクセスおよびコードアクセスの内のいず
れであるかを判定し、その判定の結果に応じてデータ専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリおよびコード専用メモリに割り当てられたダイ
ナミックランダムアクセスメモリの内のいずれか一方を
アクセス先として選択する。
ナミックランダムアクセスメモリを演算、処理などに必
要なデータを蓄積するデータ専用メモリとして割り当
て、他のダイナミックアクセスメモリを演算、処理など
の内容を指示するコードを蓄積するコード専用メモリと
に割り当てるとともに、データ専用メモリに割り当てら
れたダイナミックランダムアクセスメモリとコード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリとを同一のメモリ空間に配置し、外部からのアク
セスがデータアクセスおよびコードアクセスの内のいず
れであるかを判定し、その判定の結果に応じてデータ専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリおよびコード専用メモリに割り当てられたダイ
ナミックランダムアクセスメモリの内のいずれか一方を
アクセス先として選択する。
【0018】請求項5記載のメモリ装置へのアクセス方
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリとして、他のダイナミックアクセスメモリを
演算、処理などの内容を指示するコードを蓄積するコー
ド専用メモリとして割り当て、外部からのアドレス情報
に基づきデータ専用メモリに割り当てられたダイナミッ
クランダムアクセスメモリおよびコード専用メモリに割
り当てられたダイナミックランダムアクセスメモリの内
のいずれか一方をアクセス先として選択する。
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリとして、他のダイナミックアクセスメモリを
演算、処理などの内容を指示するコードを蓄積するコー
ド専用メモリとして割り当て、外部からのアドレス情報
に基づきデータ専用メモリに割り当てられたダイナミッ
クランダムアクセスメモリおよびコード専用メモリに割
り当てられたダイナミックランダムアクセスメモリの内
のいずれか一方をアクセス先として選択する。
【0019】請求項6記載のメモリ装置へのアクセス方
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、データ専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
とコード専用メモリに割り当てられたダイナミックラン
ダムアクセスメモリとを同一のメモリ空間に配置し、外
部からのアクセスがデータアクセスおよびコードアクセ
スの内のいずれであるかを判定し、その判定の結果に応
じてデータ専用メモリに割り当てられたダイナミックラ
ンダムアクセスメモリおよびコード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択する。
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、データ専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
とコード専用メモリに割り当てられたダイナミックラン
ダムアクセスメモリとを同一のメモリ空間に配置し、外
部からのアクセスがデータアクセスおよびコードアクセ
スの内のいずれであるかを判定し、その判定の結果に応
じてデータ専用メモリに割り当てられたダイナミックラ
ンダムアクセスメモリおよびコード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択する。
【0020】
【実施例】以下に、本発明の実施例について図を参照し
ながら説明する。
ながら説明する。
【0021】(第1実施例)図1は本発明のメモリ装置
の第1実施例の構成を示すブロック図、図2は図1のメ
モリ装置が構成するメモリ空間をCPU側から見たとき
のメモリ空間として表す図である。
の第1実施例の構成を示すブロック図、図2は図1のメ
モリ装置が構成するメモリ空間をCPU側から見たとき
のメモリ空間として表す図である。
【0022】メモリ装置10は、図1に示すように、C
PU1が実行する演算、処理内容が記述されているBI
OSと呼ばれるシステム制御プログラムを格納する。こ
の格納されているシステム制御プログラムは、CPU1
の作業内容を指示する制御コードなどのコードと、作業
の実行に必要なデータとから構成される。
PU1が実行する演算、処理内容が記述されているBI
OSと呼ばれるシステム制御プログラムを格納する。こ
の格納されているシステム制御プログラムは、CPU1
の作業内容を指示する制御コードなどのコードと、作業
の実行に必要なデータとから構成される。
【0023】メモリ装置10は、高速ページモードで高
速にアクセス可能な2つのDRAM2,3を有する。高
速ページモードとは、DRAMにアクセスするときに与
える2つのアドレス情報(行アドレス情報、列アドレス
情報)の内、同一行アドレス上であれば、最初のアクセ
ス時に2つのアドレス情報を与え、それ以降は列アドレ
ス情報のみを与えることによって、同じ行の他の列のア
ドレスに対しアクセスを可能にするモードである。
速にアクセス可能な2つのDRAM2,3を有する。高
速ページモードとは、DRAMにアクセスするときに与
える2つのアドレス情報(行アドレス情報、列アドレス
情報)の内、同一行アドレス上であれば、最初のアクセ
ス時に2つのアドレス情報を与え、それ以降は列アドレ
ス情報のみを与えることによって、同じ行の他の列のア
ドレスに対しアクセスを可能にするモードである。
【0024】DRAM2には、CPU1の作業内容を指
示する制御コードなどのコードが蓄積され、DRAM2
はコード専用メモリとして用いられる。これに対し、D
RAM3には、CPU1による作業の実行に必要なデー
タが蓄積され、DRAM3はデータ専用メモリとして用
いられる。
示する制御コードなどのコードが蓄積され、DRAM2
はコード専用メモリとして用いられる。これに対し、D
RAM3には、CPU1による作業の実行に必要なデー
タが蓄積され、DRAM3はデータ専用メモリとして用
いられる。
【0025】各DRAM2,3の動作制御に用いられる
制御信号としては、CPU1からのアドレス情報と、R
AS(行アクセス・ストローブ)信号と、CAS(列ア
クセス・ストローブ)信号と、WE(書込許可)信号と
が用いられる。各DRAM2,3に対するRAS信号、
CAS信号、およびWE信号はデコーダ4でCPU1か
らのアドレス情報に基づき生成される。
制御信号としては、CPU1からのアドレス情報と、R
AS(行アクセス・ストローブ)信号と、CAS(列ア
クセス・ストローブ)信号と、WE(書込許可)信号と
が用いられる。各DRAM2,3に対するRAS信号、
CAS信号、およびWE信号はデコーダ4でCPU1か
らのアドレス情報に基づき生成される。
【0026】このように、コード専用メモリとして用い
られているDRAM2とコード専用メモリとして用いら
れているDRAM3とで構成されたメモリ空間は、図2
に示すように、データを蓄積しているメモリセルと、そ
れに続くコードを蓄積しているメモリセルとからなるメ
モリ空間としてCPU1側から見做される。BIOSと
呼ばれるシステム制御プログラムにおいては、コード、
データなどのメモリ空間内の格納場所が予め定められて
いるから、図2に示すメモリ空間の構成を採ることが可
能になる。また、上述のメモリ空間の構成を採ることが
可能なプログラムとしては、メモリ空間内の格納場所が
予め定められている、ROMベースで提供されるアプリ
ケーションプログラムなどがある。
られているDRAM2とコード専用メモリとして用いら
れているDRAM3とで構成されたメモリ空間は、図2
に示すように、データを蓄積しているメモリセルと、そ
れに続くコードを蓄積しているメモリセルとからなるメ
モリ空間としてCPU1側から見做される。BIOSと
呼ばれるシステム制御プログラムにおいては、コード、
データなどのメモリ空間内の格納場所が予め定められて
いるから、図2に示すメモリ空間の構成を採ることが可
能になる。また、上述のメモリ空間の構成を採ることが
可能なプログラムとしては、メモリ空間内の格納場所が
予め定められている、ROMベースで提供されるアプリ
ケーションプログラムなどがある。
【0027】次に、メモリ装置の動作サイクルについて
図3を参照しながら説明する。図3は図1のメモリ装置
の動作サイクルを示すタイミングチャートである。
図3を参照しながら説明する。図3は図1のメモリ装置
の動作サイクルを示すタイミングチャートである。
【0028】アクセス要求に伴いCPU1からは、図3
(a)に示すように、アドレス情報がデコーダ4に出力
される。
(a)に示すように、アドレス情報がデコーダ4に出力
される。
【0029】デコーダ4は、CPU1からのアドレス情
報がDRAM2,3の内のいずれのDRAMに対する情
報であるかを判定する。CPU1からのアドレス情報が
DRAM2に対する情報であるとき、図3(b),
(c)に示すように、DRAM2に対するRAS信号、
CAS信号およびWE信号が出力され、CPU1からの
アドレス情報がDRAM3に対する情報であるとき、図
3(d),(e)に示すように、DRAM3に対するR
AS信号、CAS信号、およびWE信号が出力される。
なお、図3中では、各WE信号は省略されている。
報がDRAM2,3の内のいずれのDRAMに対する情
報であるかを判定する。CPU1からのアドレス情報が
DRAM2に対する情報であるとき、図3(b),
(c)に示すように、DRAM2に対するRAS信号、
CAS信号およびWE信号が出力され、CPU1からの
アドレス情報がDRAM3に対する情報であるとき、図
3(d),(e)に示すように、DRAM3に対するR
AS信号、CAS信号、およびWE信号が出力される。
なお、図3中では、各WE信号は省略されている。
【0030】各DRAM2,3では、行のリードが先に
行われ、その後に列のビットが選択されるから、デコー
ダ4においては、アドレス情報がマルチプレクサされて
入力され、コードに対する行アドレス(ROWアドレ
ス)が先に、列アドレス(COLアドレス)が後に入力
される。コードに対する行アドレスおよび列アドレスの
入力後、データに対する行アドレスおよび列アドレスが
順次に入力される。
行われ、その後に列のビットが選択されるから、デコー
ダ4においては、アドレス情報がマルチプレクサされて
入力され、コードに対する行アドレス(ROWアドレ
ス)が先に、列アドレス(COLアドレス)が後に入力
される。コードに対する行アドレスおよび列アドレスの
入力後、データに対する行アドレスおよび列アドレスが
順次に入力される。
【0031】最初に入力されたコードに対する行アドレ
スはDRAM2に対するRAS信号のレベルが「H」か
ら「L」レベルになった時点でサンプリングされ、次の
列アドレスはDRAM2に対するCAS信号のレベルが
「H」から「L」レベルになった時点でサンプリングさ
れる。このCAS信号のレベルが「H」から「L」レベ
ルになると、図3(f)に示すように、DRAM2の行
アドレスにおける列アドレスに格納されているコードの
出力が許可され、そのコードが出力される。以降、同様
に、各DRAM2,3に対するアクセスが交互に繰り返
され、DRAM2からのコード出力、DRAM3からの
データ出力が交互に行われる。
スはDRAM2に対するRAS信号のレベルが「H」か
ら「L」レベルになった時点でサンプリングされ、次の
列アドレスはDRAM2に対するCAS信号のレベルが
「H」から「L」レベルになった時点でサンプリングさ
れる。このCAS信号のレベルが「H」から「L」レベ
ルになると、図3(f)に示すように、DRAM2の行
アドレスにおける列アドレスに格納されているコードの
出力が許可され、そのコードが出力される。以降、同様
に、各DRAM2,3に対するアクセスが交互に繰り返
され、DRAM2からのコード出力、DRAM3からの
データ出力が交互に行われる。
【0032】各DRAM2,3に対するアクセスが交互
に繰り返されている期間中、各DRAM2,3に対する
RAS信号のレベルは「L」レベルに保持され、各DR
AM2,3に対するCAS信号のレベルの切換が許可さ
れる。すなわち、各DRAM2,3に対するRAS信号
のレベルが「L」レベルに保持されている期間、各DR
AM2,3に対するCAS信号のレベルの切換によって
同一行上にある各列アドレスのサンプリングが可能にな
り、各DRAM2,3に対する交互のアクセスを高速ペ
ージモードによって実行することができる。よって、高
速アクセスモードを実行可能な複数のDRAMを有する
メモリ環境において、各DRAMの高速アクセスモード
を十分に活用することができる。
に繰り返されている期間中、各DRAM2,3に対する
RAS信号のレベルは「L」レベルに保持され、各DR
AM2,3に対するCAS信号のレベルの切換が許可さ
れる。すなわち、各DRAM2,3に対するRAS信号
のレベルが「L」レベルに保持されている期間、各DR
AM2,3に対するCAS信号のレベルの切換によって
同一行上にある各列アドレスのサンプリングが可能にな
り、各DRAM2,3に対する交互のアクセスを高速ペ
ージモードによって実行することができる。よって、高
速アクセスモードを実行可能な複数のDRAMを有する
メモリ環境において、各DRAMの高速アクセスモード
を十分に活用することができる。
【0033】(第2実施例)次に、本発明の第2実施例
について図を参照しながら説明する。
について図を参照しながら説明する。
【0034】図4は本発明のメモリ装置の第2実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【0035】メモリ装置20は、図4に示すように、C
PU5が実行する演算、処理内容が記述されているアプ
リケーションプログラムを格納する。この格納されてい
るプログラムは、CPU1の作業内容を指示する制御コ
ードなどのコードと、作業の実行に必要なデータとから
構成される。このアプリケーションプログラムにおいて
は、そのメモリ中の格納場所が不定である。
PU5が実行する演算、処理内容が記述されているアプ
リケーションプログラムを格納する。この格納されてい
るプログラムは、CPU1の作業内容を指示する制御コ
ードなどのコードと、作業の実行に必要なデータとから
構成される。このアプリケーションプログラムにおいて
は、そのメモリ中の格納場所が不定である。
【0036】CPU5は、メモリ装置20へのアクセス
を行うときに、アドレス情報とともに、データ/コード
識別信号(以下、D/C#信号という)を出力する。こ
のD/C#信号は、現在のアクセスがコードに対するア
クセスかデータに対するアクセスかを示す信号である。
D/C#信号のレベルが「L」であるとき、現在のアク
セスがコードに対するアクセスであることを示し、D/
C#信号のレベルが「H」であるとき、現在のアクセス
がデータに対するアクセスであることを示す。
を行うときに、アドレス情報とともに、データ/コード
識別信号(以下、D/C#信号という)を出力する。こ
のD/C#信号は、現在のアクセスがコードに対するア
クセスかデータに対するアクセスかを示す信号である。
D/C#信号のレベルが「L」であるとき、現在のアク
セスがコードに対するアクセスであることを示し、D/
C#信号のレベルが「H」であるとき、現在のアクセス
がデータに対するアクセスであることを示す。
【0037】メモリ装置20は、高速アクセスモードで
高速にアクセス可能な2つのDRAM6,7を有し、各
DRAM6,7は同一のメモリ空間に配置されている。
高速にアクセス可能な2つのDRAM6,7を有し、各
DRAM6,7は同一のメモリ空間に配置されている。
【0038】DRAM6には、CPU5の作業内容を指
示する制御コードなどのコードが蓄積され、DRAM6
はコード専用メモリとして用いられる。これに対し、D
RAM7には、CPU5による作業の実行に必要なデー
タが蓄積され、DRAM7はデータ専用メモリとして用
いられる。
示する制御コードなどのコードが蓄積され、DRAM6
はコード専用メモリとして用いられる。これに対し、D
RAM7には、CPU5による作業の実行に必要なデー
タが蓄積され、DRAM7はデータ専用メモリとして用
いられる。
【0039】各DRAM6,7の動作制御に用いられる
制御信号としては、CPU1からのアドレス情報と、R
AS(行アクセス・ストローブ)信号と、CAS(列ア
クセス・ストローブ)信号と、WE(書込許可)信号と
が用いられる。各DRAM6,7に対するRAS信号、
CAS信号、およびWE信号は制御部9で生成される。
制御信号としては、CPU1からのアドレス情報と、R
AS(行アクセス・ストローブ)信号と、CAS(列ア
クセス・ストローブ)信号と、WE(書込許可)信号と
が用いられる。各DRAM6,7に対するRAS信号、
CAS信号、およびWE信号は制御部9で生成される。
【0040】制御部9で生成されたRAS信号、CAS
信号、およびWE信号は、ゲート回路8に与えられる。
ゲート回路8は、反転器81および2つのAND回路8
2,83を有する。反転器81は、CPU1からのD/
C#信号を取り込み、そのレベルを反転する。反転器8
1でレベルが反転されたD/C#信号は、AND回路8
2の一方の入力端に与えられる。AND回路82の他方
の入力端には、制御部9からのRAS信号、CAS信
号、およびWE信号が与えられる。AND回路82は、
反転器81でレベルが反転されたD/C#信号のレベル
が「L」であるとき、RAS信号、CAS信号、および
WE信号をDRAM7に出力する。
信号、およびWE信号は、ゲート回路8に与えられる。
ゲート回路8は、反転器81および2つのAND回路8
2,83を有する。反転器81は、CPU1からのD/
C#信号を取り込み、そのレベルを反転する。反転器8
1でレベルが反転されたD/C#信号は、AND回路8
2の一方の入力端に与えられる。AND回路82の他方
の入力端には、制御部9からのRAS信号、CAS信
号、およびWE信号が与えられる。AND回路82は、
反転器81でレベルが反転されたD/C#信号のレベル
が「L」であるとき、RAS信号、CAS信号、および
WE信号をDRAM7に出力する。
【0041】AND回路83の一方の入力端にはCPU
5からのD/C#信号が与えられ、AND回路83の他
方の入力端には、制御部9からのRAS信号、CAS信
号、およびWE信号が与えられる。AND回路83は、
CPU5からのD/C#信号のレベルが「L」であると
き、RAS信号、CAS信号、およびWE信号をDRA
M6に出力する。
5からのD/C#信号が与えられ、AND回路83の他
方の入力端には、制御部9からのRAS信号、CAS信
号、およびWE信号が与えられる。AND回路83は、
CPU5からのD/C#信号のレベルが「L」であると
き、RAS信号、CAS信号、およびWE信号をDRA
M6に出力する。
【0042】次に、メモリ装置の動作サイクルについて
説明する。
説明する。
【0043】アクセス要求に伴いCPU1からは、アド
レス情報およびD/C#信号が出力される。
レス情報およびD/C#信号が出力される。
【0044】コードに対するアクセスであるとき、
「L」レベルのD/C#信号が出力される。「L」レベ
ルのD/C#信号が出力されると、ゲート回路8はRA
S信号、CAS信号、およびWE信号をDRAM6に出
力するから、コードフェッチ(プログラムリード)はD
RAM6の連続したアドレス空間に対し実行される。
「L」レベルのD/C#信号が出力される。「L」レベ
ルのD/C#信号が出力されると、ゲート回路8はRA
S信号、CAS信号、およびWE信号をDRAM6に出
力するから、コードフェッチ(プログラムリード)はD
RAM6の連続したアドレス空間に対し実行される。
【0045】データに対するアクセスであるとき、
「H」レベルのD/C#信号が出力される。「H」レベ
ルのD/C#信号が出力されると、D/C#信号のレベ
ルが反転器81で反転されることによってRAS信号、
CAS信号、およびWE信号がDRAM7に出力するか
ら、データアクセスはDRAM7の連続したアドレス空
間に対し実行される。
「H」レベルのD/C#信号が出力される。「H」レベ
ルのD/C#信号が出力されると、D/C#信号のレベ
ルが反転器81で反転されることによってRAS信号、
CAS信号、およびWE信号がDRAM7に出力するか
ら、データアクセスはDRAM7の連続したアドレス空
間に対し実行される。
【0046】よって、高速アクセスモードを実行可能な
複数のDRAMを有するメモリ環境において、各DRA
Mに対し高速アクセスモードによるアクセスを実行する
ことができる。
複数のDRAMを有するメモリ環境において、各DRA
Mに対し高速アクセスモードによるアクセスを実行する
ことができる。
【0047】
【発明の効果】以上に説明したように、請求項1記載の
メモリ装置によれば、各ダイナミックランダムアクセス
メモリの中の一部を演算、処理などに必要なデータを蓄
積するデータ専用メモリとして、他のダイナミックアク
セスメモリを演算、処理などの内容を指示するコードを
蓄積するコード専用メモリとして割り当て、外部からの
アドレス情報に基づきデータ専用メモリに割り当てられ
たダイナミックランダムアクセスメモリおよびコード専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリの内のいずれか一方をアクセス先として選択す
るから、ダイナミックランダムアクセスメモリの高速ア
クセスモードを十分に活用することができる。
メモリ装置によれば、各ダイナミックランダムアクセス
メモリの中の一部を演算、処理などに必要なデータを蓄
積するデータ専用メモリとして、他のダイナミックアク
セスメモリを演算、処理などの内容を指示するコードを
蓄積するコード専用メモリとして割り当て、外部からの
アドレス情報に基づきデータ専用メモリに割り当てられ
たダイナミックランダムアクセスメモリおよびコード専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリの内のいずれか一方をアクセス先として選択す
るから、ダイナミックランダムアクセスメモリの高速ア
クセスモードを十分に活用することができる。
【0048】請求項2および3記載のメモリ装置によれ
ば、高速モードとして高速ページモードを用いることが
できる。
ば、高速モードとして高速ページモードを用いることが
できる。
【0049】請求項4記載のメモリ装置によれば、ある
ダイナミックランダムアクセスメモリを演算、処理など
に必要なデータを蓄積するデータ専用メモリとして割り
当て、他のダイナミックアクセスメモリを演算、処理な
どの内容を指示するコードを蓄積するコード専用メモリ
とに割り当てるとともに、データ専用メモリに割り当て
られたダイナミックランダムアクセスメモリとコード専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリとを同一のメモリ空間に配置し、外部からのア
クセスがデータアクセスおよびコードアクセスの内のい
ずれであるかを判定し、その判定の結果に応じてデータ
専用メモリに割り当てられたダイナミックランダムアク
セスメモリおよびコード専用メモリに割り当てられたダ
イナミックランダムアクセスメモリの内のいずれか一方
をアクセス先として選択するから、ダイナミックランダ
ムアクセスメモリの高速アクセスモードを十分に活用す
ることができる。
ダイナミックランダムアクセスメモリを演算、処理など
に必要なデータを蓄積するデータ専用メモリとして割り
当て、他のダイナミックアクセスメモリを演算、処理な
どの内容を指示するコードを蓄積するコード専用メモリ
とに割り当てるとともに、データ専用メモリに割り当て
られたダイナミックランダムアクセスメモリとコード専
用メモリに割り当てられたダイナミックランダムアクセ
スメモリとを同一のメモリ空間に配置し、外部からのア
クセスがデータアクセスおよびコードアクセスの内のい
ずれであるかを判定し、その判定の結果に応じてデータ
専用メモリに割り当てられたダイナミックランダムアク
セスメモリおよびコード専用メモリに割り当てられたダ
イナミックランダムアクセスメモリの内のいずれか一方
をアクセス先として選択するから、ダイナミックランダ
ムアクセスメモリの高速アクセスモードを十分に活用す
ることができる。
【0050】請求項5記載のメモリ装置へのアクセス方
法によれば、各ダイナミックランダムアクセスメモリの
中の一部を演算、処理などに必要なデータを蓄積するデ
ータ専用メモリとして、他のダイナミックアクセスメモ
リを演算、処理などの内容を指示するコードを蓄積する
コード専用メモリとして割り当て、外部からのアドレス
情報に基づきデータ専用メモリに割り当てられたダイナ
ミックランダムアクセスメモリおよびコード専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
の内のいずれか一方をアクセス先として選択するから、
ダイナミックランダムアクセスメモリの高速アクセスモ
ードを十分に活用することができる。
法によれば、各ダイナミックランダムアクセスメモリの
中の一部を演算、処理などに必要なデータを蓄積するデ
ータ専用メモリとして、他のダイナミックアクセスメモ
リを演算、処理などの内容を指示するコードを蓄積する
コード専用メモリとして割り当て、外部からのアドレス
情報に基づきデータ専用メモリに割り当てられたダイナ
ミックランダムアクセスメモリおよびコード専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
の内のいずれか一方をアクセス先として選択するから、
ダイナミックランダムアクセスメモリの高速アクセスモ
ードを十分に活用することができる。
【0051】請求項6記載のメモリ装置へのアクセス方
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、データ専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
とコード専用メモリに割り当てられたダイナミックラン
ダムアクセスメモリとを同一のメモリ空間に配置し、外
部からのアクセスがデータアクセスおよびコードアクセ
スの内のいずれであるかを判定し、その判定の結果に応
じてデータ専用メモリに割り当てられたダイナミックラ
ンダムアクセスメモリおよびコード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択するから、ダイナミ
ックランダムアクセスメモリの高速アクセスモードを十
分に活用することができる。
法では、各ダイナミックランダムアクセスメモリの中の
一部を演算、処理などに必要なデータを蓄積するデータ
専用メモリと、他のダイナミックアクセスメモリを演
算、処理などの内容を指示するコードを蓄積するコード
専用メモリとに割り当てるとともに、データ専用メモリ
に割り当てられたダイナミックランダムアクセスメモリ
とコード専用メモリに割り当てられたダイナミックラン
ダムアクセスメモリとを同一のメモリ空間に配置し、外
部からのアクセスがデータアクセスおよびコードアクセ
スの内のいずれであるかを判定し、その判定の結果に応
じてデータ専用メモリに割り当てられたダイナミックラ
ンダムアクセスメモリおよびコード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択するから、ダイナミ
ックランダムアクセスメモリの高速アクセスモードを十
分に活用することができる。
【図1】本発明のメモリ装置の第1実施例の構成を示す
ブロック図である。
ブロック図である。
【図2】図1のメモリ装置が構成するメモリ空間をCP
U側から見たときのメモリ空間として表す図である。
U側から見たときのメモリ空間として表す図である。
【図3】図1のメモリ装置の動作サイクルを示すタイミ
ングチャートである。
ングチャートである。
【図4】図4は本発明のメモリ装置の第2実施例の構成
を示すブロック図である。
を示すブロック図である。
1,5 CPU 2,3,6,7 DRAM 4 デコーダ 8 ゲート回路 9 制御部 10,20 メモリ装置
Claims (6)
- 【請求項1】 外部から高速モードでアクセス可能な複
数のダイナミックランダムアクセスメモリを有するメモ
リ装置において、各ダイナミックランダムアクセスメモ
リの中の一部を演算、処理などに必要なデータを蓄積す
るデータ専用メモリとして、他のダイナミックアクセス
メモリを演算、処理などの内容を指示するコードを蓄積
するコード専用メモリとして割り当て、前記外部からの
アドレス情報に基づき前記データ専用メモリに割り当て
られたダイナミックランダムアクセスメモリおよび前記
コード専用メモリに割り当てられたダイナミックランダ
ムアクセスメモリの内のいずれか一方をアクセス先とし
て選択することを特徴とするメモリ装置。 - 【請求項2】 前記高速モードは高速ページモードであ
ることを特徴とする請求項1記載のメモリ装置。 - 【請求項3】 各ダイナミックランダムアクセスメモリ
に対するアクセスが交互に繰り返され、そのアクセスが
交互に繰り返されている期間中、各ダイナミックランダ
ムアクセスメモリに対する行アドレスのサンプリングを
許可状態に保持することによって、各ダイナミックラン
ダムアクセスメモリに対するその行アドレス上にある列
アドレスのサンプリングを行うことを特徴とする請求項
2記載のメモリ装置。 - 【請求項4】 外部から高速モードでアクセス可能な複
数のダイナミックランダムアクセスメモリを有するメモ
リ装置において、あるダイナミックランダムアクセスメ
モリを演算、処理などに必要なデータを蓄積するデータ
専用メモリとして割り当て、他のダイナミックアクセス
メモリを演算、処理などの内容を指示するコードを蓄積
するコード専用メモリとに割り当てるとともに、前記デ
ータ専用メモリに割り当てられたダイナミックランダム
アクセスメモリと前記コード専用メモリに割り当てられ
たダイナミックランダムアクセスメモリとを同一のメモ
リ空間に配置し、前記外部からのアクセスがデータアク
セスおよびコードアクセスの内のいずれであるかを判定
し、その判定の結果に応じて前記データ専用メモリに割
り当てられたダイナミックランダムアクセスメモリおよ
び前記コード専用メモリに割り当てられたダイナミック
ランダムアクセスメモリの内のいずれか一方をアクセス
先として選択することを特徴とするメモリ装置。 - 【請求項5】 外部から高速モードでアクセス可能な複
数のダイナミックランダムアクセスメモリを有するメモ
リ装置に用いられるアクセス方法において、各ダイナミ
ックランダムアクセスメモリの中の一部を演算、処理な
どに必要なデータを蓄積するデータ専用メモリとして、
他のダイナミックアクセスメモリを演算、処理などの内
容を指示するコードを蓄積するコード専用メモリとして
割り当て、前記外部からのアドレス情報に基づき前記デ
ータ専用メモリに割り当てられたダイナミックランダム
アクセスメモリおよび前記コード専用メモリに割り当て
られたダイナミックランダムアクセスメモリの内のいず
れか一方をアクセス先として選択することを特徴とする
メモリ装置へのアクセス方法。 - 【請求項6】 外部から高速モードでアクセス可能な複
数のダイナミックランダムアクセスメモリを有するメモ
リ装置に用いられるアクセス方法において、各ダイナミ
ックランダムアクセスメモリの中の一部を演算、処理な
どに必要なデータを蓄積するデータ専用メモリと、他の
ダイナミックアクセスメモリを演算、処理などの内容を
指示するコードを蓄積するコード専用メモリとに割り当
てるとともに、前記データ専用メモリに割り当てられた
ダイナミックランダムアクセスメモリと前記コード専用
メモリに割り当てられたダイナミックランダムアクセス
メモリとを同一のメモリ空間に配置し、前記外部からの
アクセスがデータアクセスおよびコードアクセスの内の
いずれであるかを判定し、その判定の結果に応じて前記
データ専用メモリに割り当てられたダイナミックランダ
ムアクセスメモリおよび前記コード専用メモリに割り当
てられたダイナミックランダムアクセスメモリの内のい
ずれか一方をアクセス先として選択することを特徴とす
るメモリ装置へのアクセス方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6338152A JPH08185351A (ja) | 1994-12-27 | 1994-12-27 | メモリ装置およびメモリ装置へのアクセス方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6338152A JPH08185351A (ja) | 1994-12-27 | 1994-12-27 | メモリ装置およびメモリ装置へのアクセス方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08185351A true JPH08185351A (ja) | 1996-07-16 |
Family
ID=18315408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6338152A Pending JPH08185351A (ja) | 1994-12-27 | 1994-12-27 | メモリ装置およびメモリ装置へのアクセス方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08185351A (ja) |
-
1994
- 1994-12-27 JP JP6338152A patent/JPH08185351A/ja active Pending
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